- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 17/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
17
76
RxClav
O
Receive UTOPIA—Cell Available:
The Receive UTOPIA Interface block will assert
this output pin in order to indicate that the Rx FIFO has some ATM cell data that needs
to be read by the ATM Layer Processor. The exact functionality of this pin depends
upon whether the UNI is operating in the “Octet Level” or “Cell Level” handshake mode.
Octet Level Handshaking Mode
When the Receive UTOPIA Interface block is operating in the “octet-level handshak-
ing” mode; this signal is asserted (toggles “high”) when at least one byte of cell data
exists within the RxFIFO (within the Receive UTOPIA Interface block). This output pin
will toggle “l(fā)ow” if the RxFIFO is depleted of ATM cell data.
Cell Level Handshaking Mode
When the Receive UTOPIA Interface block is operating in the “cell-level handshaking”
mode; this signal is asserted if the RxFIFO contains at least one full cell of data. This
signal will toggle “l(fā)ow” if the RxFIFO is depleted of data, or if it contains less than one
full cell of data.
Multi-PHY Operation:
When the UNI chip is operating in the Multi-PHY mode, this
signal will be tri-stated until the RxClk cycle following the assertion of a valid address
on the Receive UTOPIA Address bus input pins (e.g., if the contents on the Receive
UTOPIA Address bus pins match that with the Receive UTOPIA Address Register).
Afterwards, this output pin will behave in accordance with the cell-level handshake
mode.
77
RxAddr2
I
Receive UTOPIA Address Bus input:
(See Description for RxAddr4)
78
VDD
****
Power Supply Pin
79
RxAddr0
I
Receive UTOPIA Address Bus input—LSB:
(See Description for RxAddr4)
80
RxAddr1
I
Receive UTOPIA Address Bus input:
(See Description for RxAddr4)
81
RxEnB*
I
Receive UTOPIA Interface—Output Enable:
This active-low input signal is used to
control the drivers of the Receive UTOPIA Data Bus. When this signal is “high”
(negated) then the Receive UTOPIA Data Bus is tri-stated. When this signal is
asserted, then the contents of the byte or word that is at the “front of the RxFIFO” will
be “popped” and placed on the Receive UTOPIA Data bus on the very next rising
edge of RxClk.
82
GND
****
Ground Signal Pin
83
GND
****
Ground Signal Pin
84
TDI
NC
Boundary Scan Pin:
Not Bonded out.
85
VDD
****
Power Supply Pin
PIN DESCRIPTION (CONT’D)
P
IN
N
O
.
S
YMBOL
T
YPE
D
ESCRIPTION
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT7288IP | CEPT1 Line Interface |
| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
| XRT7288IW | CEPT1 Line Interface |
| XRT7295AE | E3 (34.368Mbps) Integrated line Receiver |
| XRT7295AE_03 | E3 (34.368Mbps) Integrated line Receiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XRT7250 | 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3/E3 FRAMER IC |
| XRT7250ES-PCI | 功能描述:界面開發(fā)工具 Evaluation Board for XRT7250 Series RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V |
| XRT7250IQ100 | 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3/E3 FRAMER IC |
| XRT7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
| XR-T7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
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