- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 162/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
162
Note:
regarding Figure 42
1. The Transmit UTOPIA Data bus is configured to be
16 bits wide. Hence, the data which the ATM Layer
processor places on the Transmit UTOPIA Data
bus, is expressed in terms of 16-bit words (e.g.,
W0–W26).
2. The Transmit UTOPIA Interface Block is configured
to handle 54 bytes/cell. Hence, Figure 42 illus-
trates the ATM Layer processor writing 27 words
(e.g., W0 through W26) for each ATM cell.
In Figure 42, the ATM Layer processor is initially writ-
ing ATM cell data to the Transmit UTOPIA Interface
block within UNI #2 (TxAddr[4:0] = 02h). However,
the ATM Layer processor is also polling the Transmit
UTOPIA Interface block within UNI #1 (TxAddr[4:0] =
00h) and some “non-existent” device at TxAddr[4:0] =
1Fh. The ATM Layer processor completes its writing
of the cell to UNI #1 at clock edge #4. Afterwards, the
ATM Layer processor will cease to write any more
cell data to UNI #1, and will begin to write this data
into UNI #2 (TxAddr[4:0] = 02h). The ATM Layer pro-
cessor will indicate its intentions to select a new UNI
device for writing by negating the TxEnB* signal, at
clock edge #5 (see the shaded portion of Figure 42).
At this time, UNI #1 will notice two things:
1.
The UTOPIA Address for the Transmit UTOPIA
Interface block, within UNI #1 is on the Transmit
UTOPIA Address bus (TxAddr[4:0] = 00h).
The TxEnB* signal has been negated.
2.
UNI #1 will interpret this signaling as an indication
that the ATM Layer processor is going to be perform-
ing write operations to it. Afterwards, the ATM Layer
processor will begin to write ATM cell data into Trans-
mit UTOPIA Interface block, within UNI #1.
6.1.2.5
The Transmit UTOPIA Interface block will generate
interrupts upon the following conditions:
Detection of parity errors
Change of cell alignment (e.g., the detection of
“runt” cells)
TxFIFO Overrun
Transmit UTOPIA Interrupt Servicing
If one of these conditions occur and if that particular
condition is enabled for interrupt generation, then
when the local μP/μC reads the UNI Interrupt status
register, as shown below; it should read “xxxx1xxxb”
(where the b suffix denotes a binary expression, and
the “x” denotes a “don’t care” value).
At this point, the local μC/μP has determined that the
Transmit UTOPIA Interface block is the source of the
interrupt, and that the Interrupt Service Routine
should branch accordingly.
The next step in the interrupt service routine should
be to determine which of the three Transmit UTOPIA
Interface Block interrupt conditions has occurred and
is causing the Interrupt request. In order to accomplish
this, the local μP/μC should now read the Tx UT In-
terrupt Enable/Status Register, which is located at
address 6Eh within the UNI device. The bit format of
this register is presented below.
UNI Interrupt Status Register (Address = 05h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Rx DS3
Interrupt
Status
Rx PLCP
Interrupt
Status
Rx CP
Interrupt
Status
Rx UTOPIA
Interrupt
Status
Tx UTOPIA
Interrupt
Status
Tx CP
Interrupt
Status
Tx DS3
Interrupt
Status
One Sec
Interrupt
Status
RO
RO
RO
RO
RO
RO
RO
RUR
x
x
x
x
1
x
x
x
Tx UT Interrupt Enable /Status Register (Address-6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
TFIFO
Reset
Discard
Upon
PErr
TPerr
Interrupt
Enable
Tx FIFO
ErrInt
Enable
TCOCA
Interrupt
Enable
TPErr
Interrupt
Status
Tx FIFO
OverInt
Status
TCOCA
Interrupt
Status
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
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