- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 39/324頁 |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
39
modes. Table 2 describes the role of some of these
signals when the Microprocessor Interface is operat-
ing in the Intel Mode. Likewise, Table 3 describes the
role of these signals when the Microprocessor Inter-
face is operating in the Motorola Mode.
T
ABLE
1: D
ESCRIPTION
OF
THE
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
THAT
EXHIBIT
CONSTANT
ROLES
IN
BOTH
THE
“I
NTEL
”
AND
“M
OTOROLA
” M
ODES
.
P
IN
N
AME
T
YPE
D
ESCRIPTION
MOTO
I
Selection input for Intel/Motorola
μ
P Interface.
Setting this pin to a logic “high” configures the
Microprocessor Interface to operate in the “Motorola” mode. Likewise, setting this pin to a logic
“l(fā)ow” configures the Microprocessor Interface to operate in the “Intel” Mode.
Width16
I
Select input for the Data Bus Width:
Setting this pin to a logic “high” configures the width of the
Microprocessor Interface data bus width to be 16 bits. Likewise, setting this pin to a logic “l(fā)ow”
selects a data bus width of 8 bits.
D[15:0]
I/O
Bi-Directional Data Bus for register read or write operations.
Note: If the “Width16” input is “l(fā)ow”, then only D[7:0] is active.
A[8:0]
I
Nine Bit Address Bus Input:
This nine bit Address Bus is provided to allow the user to select an
on-chip register or on-chip RAM location.
CSB
I
Chip Select Input.
This “active low” signal selects the Microprocessor Interface of the UNI device
and enables read/write operations with the on-chip registers/on-chip RAM.
IntB
O
Interrupt Request Output:
This “open-drain/active-low” output signal will inform the local
μ
P that
the UNI has an interrupt condition that needs servicing.
T
ABLE
2: P
IN
D
ESCRIPTION
OF
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
—W
HILE
THE
M
ICROPROCESSOR
I
NTERFACE
IS
O
PERATING
IN
THE
I
NTEL
M
ODE
.
P
IN
N
AME
E
QUIVALENT
P
IN IN
I
NTEL
E
NVIRONMENT
T
YPE
D
ESCRIPTION
ALE_AS
ALE
I
Address-Latch Enable:
This “active-high” signal is used to latch the contents
on the address bus, A[8:0]. The contents of the Address Bus are latched into the
A[8:0] inputs on the falling edge of ALE_AS. Additionally, this signal can be used
to indicate the start of a burst cycle.
RdB_DS
RD*
I
Read Signal:
This “active-low” input functions as the read signal from the local
μ
P When this signal goes “l(fā)ow”, the UNI Microprocessor Interface will place the
contents of the addressed register on the Data Bus pins (D[15:0]). The Data Bus
will be “tri-stated” once this input signal returns “high”.
WRB_RW
WR*
I
Write Signal:
This “active-low” input functions as the write signal from the local
μ
P The contents of the Data Bus (D[15:0]) will be written into the addressed reg-
ister (via A[8:0]), on the rising edge of this signal.
Rdy_Dtck
READY*
O
Ready Output:
This “active-low” signal is provided by the UNI device, and indi-
cates that the current read or write cycle is to be extended until this signal is
asserted. The local
μ
P will typically insert “WAIT” states until this signal is
asserted. This output will toggle “l(fā)ow” when the device is ready for the next Read
or Write cycle.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT7288IP | CEPT1 Line Interface |
| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
| XRT7288IW | CEPT1 Line Interface |
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| XRT7295AE_03 | E3 (34.368Mbps) Integrated line Receiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XRT7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
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