- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶(hù)網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶(hù)網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶(hù)網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶(hù)網(wǎng)絡(luò)接口） |
| 文件頁(yè)數(shù)： | 144/324頁(yè) |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
144
6.1.2
Functional Description of the Transmit
UTOPIA Interface
The purposes of the Transmit UTOPIA interface block
are to:
Receive ATM cell data from the AAL or ATM Layer
processor.
Make these cells available to the Transmit Cell
Processor block.
Provide some form of flow control of cell data from
the ATM Layer processor (via the TxClav output pin).
Check the parity of the data received from the ATM
Layer processor, with an option to discard errored
cells.
Detect and discard “Runt” cells, and resume normal
operation afterwards.
The Transmit UTOPIA Interface block consists of the
following sub-blocks.
Transmit UTOPIA Input Interface
Transmit UTOPIA Configuration/Status Registers
Transmit UTOPIA FIFO Manager
Transmit UTOPIA Cell FIFO (Tx FIFO)
The Transmit UTOPIA Interface block consists of an
input interface which complies to the “UTOPIA Level
2 interface specifications”, and the Tx FIFO. The width
of the Transmit UTOPIA data bus is user-configurable to
8 or 16 bits. The incoming data bytes or words (16 bits)
are checked for odd-parity. The computed parity bit is
then compared with that presented at the TxPrty input
pin, while the corresponding data byte [word] is
present at the TxData[15:0] input. Interrupts are gen-
erated upon error conditions. Cells with parity error
may be dropped if enabled through a register setting.
The Transmit UTOPIA Interface block can be config-
ured to process 52, 53, or 54 bytes per cell. If the
ransmit UTOPIA Interface block detects a “runt” cell
(e.g., a cell that is smaller than what the Transmit
UTOPIA Interface block has been configured to
handle), it will generate an interrupt to the local μP
discard this “Runt” cell, and resume normal operation.
The physical depth of the TxFIFO is sixteen cells with
the operating FIFO depth user-configurable to four,
eight, twelve or sixteen cells by register settings. The
incoming data (from the ATM Layer processor) is
written into the Tx FIFO where it can be read-in and
further processed by the Transmit Cell Processor. A
FIFO manager maintains the Tx FIFO and indicates
FIFO empty, FIFO full, cell space available, etc. Fig-
ure 32 presents a functional block diagram of the
Transmit UTOPIA Interface Block.
F
IGURE
31. S
IMPLE
B
LOCK
D
IAGRAM
OF
T
RANSMIT
UTOPIA I
NTERFACE
To Transmit Cell Processor
TxClk
TxData[15:0]
TxPrty
TxSoC
TxEnB
TFullB/TxClav
TxAddr[4:0]
Transmit Utopia
Interface
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