- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁(yè)數(shù)： | 113/324頁(yè) |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
113
Bit 1—RxFIFO Full
This “Read-Only” bit-field indicates whether or not
the Rx FIFO (within the Receive UTOPIA Interface
block) is full. If this bit-field is “0”, then the Rx FIFO
is NOT full. However, if this bit-field is “1”, then the
Rx FIFO is full.
Bit 0—RxFIFO Empty
This “Read-Only” bit-field indicates whether or not
the Rx FIFO (within the Receive UTOPIA Interface
block) is empty. If this bit-field is “0”, then the Rx FIFO
is NOT empty. However, if this bit-field is “1”, then the
Rx FIFO is empty.
3.3.2.110
Transmit UTOPIA Interrupt/Status Register
Bit 7—TxFIFO Reset
This “Read/Write” bit-field allows the user to com-
mand a reset of the TxFIFO, within the Transmit
UTOPIA Interface block; without having to command
a reset of the entire chip. Writing a “1” to this bit-field
will cause the Tx FIFO to be reset.
Bit 6—Discard (Cell) Upon Parity Error (Transmit
UTOPIA Interface block)
This “Read/Write” bit-field allows the user to configure
the Transmit UTOPIA Interface block to discard or
retain cells containing parity error(s), as detected by
the Transmit UTOPIA Interface block. Writing a “0” to
this bit-field configures the Transmit UTOPIA Interface
block to retain all cells (including the errored cells) and
ultimately write these cells to the Tx FIFO. Writing a
“1” to this bit-field configures the Transmit UTOPIA
Interface block to discard every cell that contains a
parity error. For more information on this selection
please see Section 6.1.2.1.4.
Bit 5—Tx Parity Interrupt Enable (Transmit UTOPIA
Interface block)
This “Read/Write” bit-field configures the Transmit
UTOPIA Interface block to generate the “Detection of
Parity Error” interrupt, if it detects a parity error on the
Transmit UTOPIA Data bus.
Writing a “0” to this bit-field disables this interrupt.
Writing a “1” to this bit-field enables this interrupt.
Bit 4—TxFIFO Overrun Interrupt Enable
This “Read/Write” bit-field configures the Transmit
UTOPIA Interface block to generate the “Tx FIFO
Overrun Condition” interrupt if it detects an overrun
condition in the TxFIFO.
Writing a “0” to this bit-field disables this interrupt.
Writing a “1” to this bit-field enables this interrupt.
Bit 3—TxFIFO Change of Cell Alignment Interrupt
Enable
This “Read/Write” bit-field configures the Transmit
UTOPIA Interface block to generate the “Tx FIFO
Change of Cell Alignment” interrupt if it detects the
receipt of a “Runt” cell.
Writing a “0” to this bit-field disables this interrupt.
Writing a “1” to this bit-field enables this interrupt.
Bit 2—Tx Parity Interrupt Status
This “Reset-Upon-Read” bit-field indicates whether
or not the “Detection of Parity Error Condition (Tx
UTOPIA)” interrupt has occurred since the last read
of this register.
A “0” in this bit-field indicates that the “Detection of
Parity Error Condition” interrupt has not occurred
since the last read of this register.
A “1” in this bit-field indicates that the “Detection of
Parity Error Condition” interrupt has occurred since
the last read of this register.
For more information on this interrupt condition,
please see Section 6.1.2.1.4.
Bit 1—TxFIFO Overrun Interrupt Status
This “Reset-Upon-Read” bit-field indicates whether
or not the “Tx FIFO Overrun Condition” interrupt has
occurred since the last read of this register.
Address = 6Eh, Transmit UTOPIA Interrupt/Status Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
TxFIFO
Reset
Discard
Upon Parity
Error
Tx Parity
Interrupt
Enable
TxFIFO
Overflw
Interrupt
Enable
TCOCA
Interrupt
Enable
Tx Parity
Interrupt
Status
TxFIFO
Overflw
Interrupt
Status
TCOCA
Interrupt
Status
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
0
0
0
0
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT7288IP | CEPT1 Line Interface |
| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
| XRT7288IW | CEPT1 Line Interface |
| XRT7295AE | E3 (34.368Mbps) Integrated line Receiver |
| XRT7295AE_03 | E3 (34.368Mbps) Integrated line Receiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XRT7250 | 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3/E3 FRAMER IC |
| XRT7250ES-PCI | 功能描述:界面開發(fā)工具 Evaluation Board for XRT7250 Series RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評(píng)估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V |
| XRT7250IQ100 | 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3/E3 FRAMER IC |
| XRT7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
| XR-T7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
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