- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 157/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
157
Final Comments on Single-PHY Operation
The important thing to note about the Single-PHY
mode is that the TxClav pin is used as a data flow
control pin, and has a role somewhat similar to RTS
(Request To Send) in RS-232 based data transmis-
sion. The TxClav pin will have a slightly different role
when the UNI is operating in the Multi-PHY mode.
The UNI, while operating in Single PHY mode, can be
configured for either “Octet-Level” or “Cell Level”
Handshaking. In either case, the ATM Layer processor
is expected to poll the TxClav output pin before writing
the next byte, word or cell to the TxFIFO.
6.1.2.4.2
The UNI IC will be operating in the “Multi-PHY” mode
upon power up or reset. In the “Multi-PHY” operating
mode, the ATM Layer processor may be writing data
into and reading data from several UNI devices in
parallel. When the UNI is operating in the Multi-PHY
mode, the Transmit UTOPIA Interface block will sup-
port two kinds of operations with the ATM Layer pro-
cessor:
Polling for “available” UNI devices.
Selecting which UNI (out of several possible UNI
devices) to write ATM cell data to.
Multi PHY Operation
Each of these operations are discussed in the sections
below. However, prior to discussing each of these
operations, the reader must understand the following.
“Multi-PHY” operation involves the use of one (1) ATM
Layer processor and several UNI devices, within a
system. The ATM Layer processor is expected to
read/write ATM cell data from/to these UNI devices.
Hence, “Multi-PHY” operation requires, at a minimum,
some means for the ATM Layer processor to uniquely
identify a UNI device (within the “Multi-PHY” system)
that it wishes to “poll”, write ATM cell data to, or read
ATM cell data from. Actually, “Multi-PHY” operation
provides an addressing scheme which allows the
ATM Layer processor to uniquely identify “UTOPIA
Interface Blocks” (e.g., Transmit and Receive) within
all of the UNI devices operating in the “Multi-PHY”
system. In order to uniquely identify a given “UTOPIA
Interface block”, within a “Multi-PHY” system, each
“UTOPIA Interface Block is assigned a 5-bit “UTOPIA
address” value. The user assigns this address value
to a particular “Transmit UTOPIA Interface block” by
writing this address value into the “Tx UTOPIA
Address Register” (Address = 70h) within its “host”
UNI device. The bit-format of the “Tx UTOPIA
Address Register” is presented below.
Likewise, the user assigns a “UTOPIA address” value
to a particular “Receive UTOPIA Interface block”,
within one of the UNIs (in the “Multi-PHY” system) by
writing this address value into the “Rx UTOPIA Address
Register” (Address = 6Ch) within the “host” UNI device.
The bit-format of the “Rx UTOPIA Address Register”
is presented below.
Note:
The role of the Receive UTOPIA Interface block, in
“Multi-PHY” operation is presented in Section 7.4.2.2.2.2.
6.1.2.4.2.1
ATM Layer Processor “polling” of
the UNIs, in the Multi-PHY Mode
When the UNI is operating in the “Multi-PHY” mode,
the Transmit UTOPIA Interface block will automatically
be configured to support “polling”. “Polling” allows an
ATM Layer processor (which is interfaced to several
UNI devices) to determine which UNIs are capable of
receiving and handling additional ATM cell data, at
any given time. The manner in which the ATM Layer
processor “polls” its UNI devices, follows.
Tx UTOPIA Address Register (Address = 70h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Tx_UTOPIA_Addr[4:0]
RO
RO
RO
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
Rx UTOPIA Address Register (Address = 6Ch)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Rx_UTOPIA_Addr[4:0]
RO
RO
RO
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
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