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參數(shù)資料
| 型號(hào)： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 48/173頁(yè) |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
48
DRAFT COPY
Lucent Technologies Inc.
Hardware Architecture
(continued)
Modular I/O Units (MIOUs)
(continued)
MIOU Command Latencies
As a consequence of the pipelined IDB (internal data bus), there is a write-to-read latency for data move instruc-
tions that access peripheral (off-core) registers. DSP initiated MIOU operations incur a delay before completion of
the operation can be observed in a DSP flag or register. These latencies are summarized in Table 21.
Table 21. MIOU Command Latencies
MIOU Command
Key to these columns: REG is any register, MEM is any memory location, ILEN_UP is a value (immediate, register contents, or memory loca-
tion contents) such that bits [15:12] are 0x4, OLEN_UP is a value (immediate, register contents, or memory location contents) such that bits
[15:12] are 0x5, and INSTR is any conditional instruction.
Subsequent
Instruction
ireturn
Latency
(Cycles)
4
Example
mcmd
0,1
=
ILEN_UP, OLEN_UP, RESET
(return from interrupt
service routine)
ins =
REG, MEM
mcmd0=0x4010
4*nop
ireturn
ILEN_UP command clears
MIBF0 request. 4
nop
s are
needed to avoid uninten-
tional re-entry into ISR.
RESET command clears
MIBF1 request and sets
MOBE1 request. 6
nop
s
are needed before MIBF1
bit in
ins
can be cleared.
Five instruction cycles are
required between an
OLEN
update and the test of the
MBUSY1 flag for comple-
tion of the corresponding
output operation.
(clear interrupt pending
bit within a polling rou-
tine)
REG, MEM
= alf
6
mcmd1=0x6000
6*nop
ins=0x00008
a0=ins
mcmd
0,1
= OLEN_UP
(poll MBUSY1 in
alf
)
if mbusy
0,1
INSTR
5
mcmd1=0x5001
5*nop
if mbusy1 goto wait
(poll MBUSY1 with con-
ditional instruction.)
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