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參數(shù)資料
| 型號： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號處理器 |
| 文件頁數(shù)： | 106/173頁 |
| 文件大小： | 2621K |
| 代理商： | DSP16210 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁當(dāng)前第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁
Data Sheet
July 2000
DSP16210 Digital Signal Processor
106
DRAFT COPY
Lucent Technologies Inc.
Software Architecture
(continued)
Registers
(continued)
Register Settings
(continued)
Table 65. powerc (Power Control) Register
15—13
12
11
Res
SSIO PHIF16 SLOWCLK NOCK INT1EN INT0EN
Table 66. PSTAT (PHIF16 Status) Register
Note:
This register is not directly program-accessible. It is accessible via the PHIF16 pins.
7—2
Reserved
10
9
8
7
6—5
Res
4
3
2
1
0
ESIO MIOU1 MIOU0 TIMER1 TIMER0
Bit
Field
Res
SSIO
Value
—
0
1
0
1
0
Description
15—13
12
Reserved—write with zero.
Power up the SSIO (enable the SSIO clock).
Power down SSIO (disable the SSIO clock).
Power up the PHIF16 (enable the PHIF16 clock).
Power down PHIF16 (disable the PHIF16 clock).
Power down the ring oscillator and deselect it as the internal source
clock.
Power up the ring oscillator and select it as the internal source
clock. (Overridden by PLLSEL field (
pllc
[14])— PLLSEL = 1, then
the PLL is selected as the clock source.)
Enable internal clock operation (CLK).
Disable internal clock operation (CLK), suspending all core, periph-
eral, and I/O activity until one of the following occurs:
11
PHIF16
10
SLOWCLK
1
9
NOCK
0
1
INT0 pin is asserted and INT0EN is set.
INT1 pin is asserted and INT1EN is set.
Device reset.
Asserting the INT1 pin does not clear the NOCK bit.
Asserting the INT1 pin clears the NOCK bit.
Asserting the INT0 pin does not clear the NOCK bit.
Asserting the INT0 pin clears the NOCK bit.
Reserved—write with zero.
Power up the ESIO (enable the ESIO clock).
Power down ESIO (disable the ESIO clock).
Power up the MIOU1 (enable the MIOU1 clock).
Power down MIOU1 (disable the MIOU1 clock).
Power up the MIOU0 (enable the MIOU0 clock).
Power down MIOU0 (disable the MIOU0 clock).
Power up the TIMER1 (enable the TIMER1 clock).
Power down TIMER1 (disable the TIMER1 clock).
Power up the TIMER0 (enable the TIMER0 clock).
Power down TIMER0 (disable the TIMER0 clock).
8
INT1EN
0
1
0
1
—
0
1
0
1
0
1
0
1
0
1
7
INT0EN
6—5
4
Res
ESIO
3
MIOU1
2
MIOU0
1
TIMER1
0
TIMER0
1
0
PIBF
POBE
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