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參數(shù)資料
| 型號(hào)： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 147/173頁 |
| 文件大小： | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
Lucent Technologies Inc.
DRAFT COPY
147
Timing Characteristics and Requirements
(continued)
External Memory Interface
The following timing diagrams, characteristics, and requirements do not apply to interactions with delayed external
memory enables unless so stated. See the DSP16210 Digital Signal Processor nformation Manual for a detailed
description of the external memory interface including other functional diagrams. The term ENABLE refers to
EROM, ERAM, IO, ERAMHI, and ERAMLO.
A = number of DSP clock cycles programmed into the
mwait
register (XATIM, YATIM, IATIM) for the access.
Figure 34. Enable Transition Timing
Table 101. Timing Characteristics for Memory Enables and RWN
Abbreviated
Reference
t33
Parameter
Condition
Min
Max
Unit
CKO to ENABLE Active (high to low)
DENB
= 0
DENB
= 1
DENB
= 0
DENB
= 1
RWNADV
§
= 1
—
DENB is replaced with the DENB[2:0] bit of the
ioc
register that corresponds to the memory segment that is accessed. DENB is DENB2 for
the IO segment, DENB1 for the ERAMHI and ERAMLO segments, and DENB0 for the EROM segment.
T = internal clock period (CLK).
§ RWNADV is bit 3 of the
ioc
register.
0
4.5
ns
ns
ns
ns
ns
ns
T/2
–1
T/2
– 1
0
–1
T/2
+ 7
4
T/2
+ 6
4.5
4
t34
CKO to ENABLE Inactive (high to high)
t151
t152
CKO to RWN Active (high to low)
CKO to RWN Inactive (high to high)
5-4020(f).c
CKO
ENABLE
t34
t33
V
OH
V
OL
V
OH
V
OL
RWN
V
OH
V
OL
t152
t151
A
CYCLES
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PDF描述 |
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