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參數(shù)資料
| 型號： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號處理器 |
| 文件頁數(shù)： | 155/173頁 |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
Lucent Technologies Inc.
DRAFT COPY
155
Timing Characteristics and Requirements
(continued)
PHIF16
(continued)
Note:
This diagram assumes an 8-bit external interface.
Figure 41. PHIF16 IntelMode Signaling (Pulse Period and Flags) Timing Diagram
Table 111. Timing Requirements for PHIF16 Intel Mode Signaling (Pulse Period and Flags)
Abbreviated Reference
t55
t56
Parameter
Min
20.5
20.5
Max
—
—
Unit
ns
ns
PCSN/PODS/PIDS Pulse Width (high to low)
PCSN/PODS/PIDS Pulse Width (low to high)
Table 112. Timing Characteristics for PHIF16 IntelMode Signaling (Pulse Period and Flags)
Abbreviated Reference
t53
t54
Parameter
Min
—
—
Max
15
15
Unit
ns
ns
t53 should be referenced to the rising edge of PCSN or PODS, whichever comes first.
t54 should be referenced to the rising edge of PCSN or
PIDS, whichever comes first
.
POBE and PIBF can be programmed to be the opposite logic levels shown in the diagram (positive assertion levels shown). t53 and t54 apply
to the inverted levels as well as those shown.
PCSN/PODS to POBE
(high to high)
PCSN/PIDS to PIBF
(high to high)
5-4037(F).a
PODS
PIDS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
t55
t56
t55
t56
t55
t56
PCSN
t53
t54
16-bit READ
8-bit WRITE
PBSEL
POBE
PIBF
t54
V
OH
V
OL
V
OH
V
OL
V
OH
V
OL
t56
t56
t55
t53
8-bit READ
16-bit WRITE
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PDF描述 |
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