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參數(shù)資料
| 型號： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號處理器 |
| 文件頁數(shù)： | 140/173頁 |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
140
DRAFT COPY
Lucent Technologies Inc.
Timing Characteristics and Requirements
(continued)
Wake-Up Latency
Table 89
specifies the wake-up latency for various low-power modes. The wake-up latency is the delay between
exiting a low-power mode and resumption of normal execution.
Table 89. Wake-Up Latency
Condition
Wake-Up Latency
(PLL Enabled
and Selected
During Normal Execution)
3T
§
+ t
L
(PLL Deselected
During
Normal Execution)
3T
§
The PLL is deselected if the PLLSEL field (
pllc
[14]) is cleared, which is the default after reset. The PLL is selected if the PLLSEL field
(
pllc
[14]) is set.
The PLL is disabled (powered down) if the PLLEN field (
pllc
[15]) is cleared, which is the default after reset. The PLL is enabled (powered up)
if the PLLEN field (
pllc
[15]) is set.
T = CLK clock cycle (f
CLK
= f
CKI
if PLL deselected; f
CLK
= f
CKI
×
M/2N if PLL enabled and selected).
t
L
= PLL lock-in time (see
Table 88 on page 139
).
Low-Power Standby Mode
(AWAIT (
alf
[15]) = 1)
PLL Disabled
During Standby
PLL Enabled
During Standby
PLL Disabled
During Standby
PLL Enabled
During Standby
PLL Disabled
During Standby
PLL Enabled
During Standby
§
—
3T
§
Low-Power Standby Mode
(AWAIT (
alf
[15]) = 1)
with Slow Internal Clock
(
powerc
[10] = 1)
Hardware Stop
(STOP Pin Asserted)
or Software Stop
(NOCK (
powerc
[9]) = 1)
7.6 μs
7.6 μs + t
L
—
7.6 μs
3T
§
3T
§
+ t
L
—
3T
§
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PDF描述 |
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