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參數(shù)資料
| 型號： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號處理器 |
| 文件頁數(shù)： | 142/173頁 |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
142
DRAFT COPY
Lucent Technologies Inc.
Timing Characteristics and Requirements
(continued)
Reset Circuit
The DSP16210 has two external reset pins: RSTB and TRST. At initial powerup, or if the supply voltage falls below
V
DD
MIN
1
and a device reset is required, both TRST and RSTB must be asserted simultaneously to initialize the
device. Figure 29 shows two separate events:
1. Device reset at initial powerup.
2. Device reset following a drop in power supply.
Note:
The TRST pin must be asserted even if the JTAG controller is not used by the application.
When both INT0 and RSTB are asserted, all output and bidirectional pins (except TDO, which 3-states by JTAG control) are put in a
3-state condition. With RSTB asserted and INT0 not asserted, EROM, ERAMHI, ERAMLO, ERAM, IO, and RWN outputs remain high, and
CLK remains a free-running clock.
Figure 29. Powerup Reset and Device Reset Timing Diagram
Note:
The device needs to be clocked for at least six CKI cycles during reset after powerup. Otherwise, high cur-
rents flow.
1. See
Table 83 on page 133
, Recommended Operating Conditions.
Table 92. Timing Requirements for Powerup Reset and Device Reset
Abbreviated Reference
t8
t9
t146
t153
Parameter
Min
7T
—
2T
—
Max
—
10
—
60
Unit
ns
ms
ns
ns
RSTB and TRST Reset Pulse (low to high)
V
DD
Ramp
V
DD
MIN to RSTB Low
RSTB and TRST Rise (low to high)
T = internal clock period (CLK).
Table 93. Timing Characteristics for Powerup Reset and Device Reset
Abbreviated Reference
t10
t11
Parameter
Min
—
—
Max
100
100
Unit
ns
ns
RSTB Disable Time (low to 3-state)
RSTB Enable Time (high to valid)
5-4010(F).a
V
DD
RAMP
RSTB,
TRST
OUTPUT
PINS
CKI
t11
V
OH
V
OL
V
IH
V
IL
t9
t146
t10
0.4 V
V
DD
MIN
t11
V
DD
MIN
0.4 V
t10
t9
t146
t153
t8
t153
t8
相關(guān)PDF資料 |
PDF描述 |
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