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參數(shù)資料
| 型號： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號處理器 |
| 文件頁數(shù)： | 108/173頁 |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁當(dāng)前第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁
Data Sheet
July 2000
DSP16210 Digital Signal Processor
108
DRAFT COPY
Lucent Technologies Inc.
Software Architecture
(continued)
Registers
(continued)
Register Settings
(continued)
Table 68. psw1 (Processor Status Word 1) Register
15
14
IEN
13—12
IPL
C
[1:0]
11—10
IPL
P
[1:0]
9—7
6
5—0
a[7:2]V
Reserved
Reserved
EPAR
Bit
15
14
Field
Reserved
IEN
Value
—
0
1
00
01
10
11
00
01
10
11
—
0
1
1
Description
Reserved—write with zero.
Interrupts are globally disabled
§
.
Interrupts are globally enabled.
Current interrupt priority level is 0; core handles pending interrupts of priority 1, 2, or 3.
Current interrupt priority level is 1; core handles pending interrupts of priority 2 or 3.
Current interrupt priority level is 2; core handles pending interrupts of priority 3 only.
Current interrupt priority level is 3; core does not handle any pending interrupts
§
.
Previous interrupt priority level
was 0.
Previous interrupt priority level
was 1.
Previous interrupt priority level
was 2.
Previous interrupt priority level
was 3.
Reserved—write with zero.
Most recent BMU or special function shift result has odd parity.
Most recent BMU or special function shift result has even parity.
a7V is set if an operation results in mathematical overflow, the result is written to
a7
,
and FSAT=0.
a6V is set if an operation results in mathematical overflow, the result is written to
a6
,
and FSAT=0.
a5V is set if an operation results in mathematical overflow, the result is written to
a5
,
and FSAT=0.
a4V is set if an operation results in mathematical overflow, the result is written to
a4
,
and FSAT=0.
a3V is set if an operation results in mathematical overflow, the result is written to
a3
,
and FSAT=0.
a2V is set if an operation results in mathematical overflow, the result is written to
a2
,
and FSAT=0.
13—12
IPL
C
[1:0]
11—10
IPL
P
[1:0]
9—7
6
Reserved
EPAR
5
a7V
4
a6V
1
3
a5V
1
2
a4V
1
1
a3V
1
0
a2V
1
Cleared on reset.
This bit is read only. The programmer clears this bit by executing a
di
instruction and sets it by executing an
ei
or
ireturn
instruction. If the
core services an interrupt, it clears this bit.
The core handles any pending traps.
Previous interrupt priority level is the priority level of the interrupt most recently serviced prior to the current interrupt. This field is used for
interrupt nesting.
§
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSP1627 | TVS 400W 6.5V BIDIRECT SMA |
| DSP1629 | TVS 400W 64V UNIDIRECT SMA |
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參數(shù)描述 |
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| DSP1627F32K11IR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DSP|16-BIT|CMOS|QFP|100PIN|PLASTIC |
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