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參數(shù)資料
| 型號(hào)： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 22/173頁 |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
22
DRAFT COPY
Lucent Technologies Inc.
Hardware Architecture
(continued)
Interrupts and Trap
(continued)
Table 5. Interrupt Control 0 and 1 (inc0, inc1) Registers
19
—
18
inc0
TIME0[1:0]
inc1
9
—
8
inc0
MOBE1[1:0]
inc1
EIBF[1:0]
Table 6. Interrupt Status (ins) Register
19—16
Reserved
9
8
TIME0
INT3
17
—
16
INT3[1:0]
Reserved—write with zero
7
—
6
MIBF1[1:0]
ECOL[1:0]
15
—
14
INT2[1:0]
13
—
12
INT1[1:0]
11
—
10
INT0[1:0]
EOBE[1:0]
1
—
0
Reserved
TIME1[1:0]
5
—
4
3
—
2
MOBE0[1:0]
EOFE[1:0]
MIBF0[1:0]
EIFE[1:0]
Field
TIME0[1:0]
INT3[1:0]
INT2[1:0]
INT1[1:0]
INT0[1:0]
MOBE1[1:0]
MIBF1[1:0]
MOBE0[1:0]
MIBF0[1:0]
EOBE[1:0]
EIBF[1:0]
ECOL[1:0]
EOFE[1:0]
EIFE[1:0]
TIME1[1:0]
Value
00
Description
Disable the selected interrupt (no priority).
01
Enable the selected interrupt at priority 1 (lowest).
10
Enable the selected interrupt at priority 2.
11
Enable the selected interrupt at priority 3 (highest).
Reset clears all fields to disable all interrupts.
15
14
13
12
11
10
EOBE
5
INT0
EIBF
4
MOBE1
ECOL
3
MIBF1
EOFE
2
MOBE0
EIFE
1
MIBF0
TIME1
0
Reserved
7
6
INT2
INT1
Bit
Field
Reserved
EOBE
EIBF
ECOL
EOFE
EIFE
TIME1
TIME0
INT3
INT2
INT1
INT0
MOBE1
MIBF1
MOBE0
MIBF0
Value
—
0
Description
19—16
15—0
Reserved—write with zero.
Read—corresponding interrupt not pending.
Write—no effect.
1
Read—corresponding interrupt is pending.
Write—clears bit and changes corresponding interrupt status to not pending
.
The core clears an interrupt’s
ins
bit if it services that interrupt. For interrupt polling, an instruction can explicitly clear an interrupt’s
ins
bit by writing a 1
to that bit and a 0 to all other
ins
bits. Writing a 0 to any
ins
bit leaves the bit unchanged.
To clear an interrupt’s status, an application writes a 1 to the corresponding bit.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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