參數(shù)資料
型號(hào)： DSP16210
英文描述： TVS 400W 6.5V UNIDIRECT SMA
中文描述： DSP16210數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 43/173頁(yè)
文件大小： 2621K
代理商： DSP16210
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
Lucent Technologies Inc.
DRAFT COPY
43
Hardware Architecture
(continued)
Modular I/O Units (MIOUs)
(continued)
MIOU Registers
(continued)
Table 16. MIOU
0,1
16-Bit Directly Program-Accessible Registers
Register
mcmd
0,1
(Write Only)
state and to configure other write-only registers. These
other registers are the attached peripheral’s control
register (
PHIFC
or
SSIOC
) and the MIOU’s internal
command-accessible registers (see
Table 17
).
miwp
0,1
(Read/Write)
ripheral will write its next input sample
. After the sam-
ple is written, the MIOU
0,1
increments
miwp
0,1
.
morp
0,1
(Read/Write)
attached peripheral will read its next output sample
.
After the sample is read, the MIOU
0,1
increments
morp
0,1
.
Table 17. MIOU Write-Only Command-Accessible Registers
MIOU Commands
Table 18 on page 44
describes the encoding of
mcmd
0,1
. Software executes an MIOU
0,1
command by writing
to
mcmd
0,1
. A command consists of a 4-bit opcode and a 12-bit parameter. See the code segment examples
below:
mcmd0 = 0x0155
mcmd1 = 0x6000
/* Load IBAS0 with IORAM0 address 0x155
/* Reset MIOU1
*/
*/
Function
Encoding
MIOU
0,1
Command Register
. Instructions write
commands to this register to control the MIOU
0,1
The 4-bit opcode specifies the command to
be executed. The 12-bit parameter is data
used by the command.
MIOU
0,1
Input Write Pointer.
Contains the address
of the IORAM
0,1
location to which the attached pe-
Regardless of the size of the sample within the peripheral (8-bit or 16-bit), each sample uses one 16-bit IORAM location and is right-justified.
The attached peripheral places each 8-bit input sample into the least significant byte of the 16-bit IORAM location and reads each 8-bit output
sample from the least significant byte of the 16-bit IORAM location.
MIOU
0,1
Output Read Pointer.
Contains the
address of the IORAM
0,1
location from which the
Block Register
Description
Size
(bits)
12
10
10
12
10
10
11
Block Register
Description
Size
(bits)
12
10
10
12
10
10
11
MIOU0
PHIFC
IBAS0
ILIM0
ILEN0
OBAS0
Output buffer base address
OLIM0
Output buffer limit address
OLEN0
Output buffer length
PHIF16 control
Input buffer base address
Input buffer limit address
Input length counter
MIOU1
SSIOC
IBAS1
ILIM1
ILEN1
OBAS1
Output buffer base address
OLIM1
Output buffer limit address
OLEN1
Output buffer length
SSIO control
Input buffer base address
Input buffer limit address
Input length counter
ILEN0
and
ILEN1
are signed registers in two’s complement format.
15—12
Opcode
11—0
Parameter
15—10
Reserved
9—0
Input Write Pointer
(IORAM
0,1
Address)
15—10
Reserved
9—0
Output Read Pointer
(IORAM
0,1
Address)
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