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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 9/455頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Contents
vii
CONTENTS
Paragraph
Number
Title
Page
Number
Chapter 3
Instruction and Data Cache Operation
3.1
3.1.1
3.1.2
3.1.3
3.1.3.1
3.1.3.2
3.1.3.3
3.2
3.2.1
3.2.2
3.2.3
3.2.3.1
3.2.3.2
3.2.3.3
3.2.3.4
3.2.4
3.3
3.3.1
3.3.2
3.3.3
3.4
3.4.1
3.4.2
3.4.3
3.5
3.5.1
3.5.2
3.5.3
3.5.4
3.5.5
3.5.5.1
3.5.5.2
3.5.5.3
3.6
3.6.1
3.6.2
3.6.3
3.6.4
3.6.4.1
3.6.5
Instruction Cache Organization and Control........................................................3-3
Instruction Cache Organization........................................................................3-3
Instruction Cache Fill Operations ....................................................................3-4
Instruction Cache Control................................................................................3-4
Instruction Cache Invalidation.....................................................................3-4
Instruction Cache Disabling.........................................................................3-4
Instruction Cache Locking...........................................................................3-4
Data Cache Organization and Control .................................................................3-5
Data Cache Organization .................................................................................3-5
Data Cache Fill Operations..............................................................................3-5
Data Cache Control..........................................................................................3-6
Data Cache Invalidation...............................................................................3-6
Data Cache Disabling...................................................................................3-6
Data Cache Locking.....................................................................................3-6
Data Cache Operations and Address Broadcasts.........................................3-7
Data Cache Touch Load Support.....................................................................3-7
Basic Data Cache Operations...............................................................................3-8
Data Cache Fill.................................................................................................3-8
Data Cache Cast-Out Operation.......................................................................3-8
Cache Block Push Operation ...........................................................................3-8
Data Cache Transactions on Bus..........................................................................3-8
Single-Beat Transactions .................................................................................3-8
Burst Transactions............................................................................................3-8
Access to Direct-Store Segments.....................................................................3-9
Memory Management/Cache Access Mode Bits—W, I, M, and G...................3-10
Write-Through Attribute (W).........................................................................3-11
Caching-Inhibited Attribute (I)......................................................................3-11
Memory Coherency Attribute (M).................................................................3-12
Guarded Attribute (G)....................................................................................3-12
W, I, and M Bit Combinations.......................................................................3-13
Out-of-Order Execution and Guarded Memory.........................................3-13
Effects of Out-of-Order Data Accesses .....................................................3-14
Effects of Out-of-Order Instruction Fetches..............................................3-14
Cache Coherency—MEI Protocol......................................................................3-15
MEI State Definitions ....................................................................................3-15
MEI State Diagram ........................................................................................3-16
MEI Hardware Considerations.......................................................................3-17
Coherency Precautions...................................................................................3-18
Coherency in Single-Processor Systems....................................................3-18
Load and Store Coherency Summary ............................................................3-18
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