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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 122/455頁 |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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2-44
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
Implementation Note
—The 603e ignores the extended opcode differences between
mftb
and
mfspr
by ignoring TB[25] and treating both instructions identically.
2.3.6.3 Memory Control Instructions—OEA
This section describes memory control instructions, which include the following types:
Cache management instructions
Segment register manipulation instructions
Translation lookaside buffer management instructions
2.3.6.3.1 Supervisor-Level Cache Management Instruction
Table 2-40 lists the only supervisor-level cache management instruction. See
Section 2.3.5.3, “Memory Control Instructions—VEA,” for a description of cache
instructions that provide user-level programs the ability to manage the on-chip caches. If
the effective address references a direct-store segment, the instruction is treated as a no-op.
When data translation is disabled, MSR[DR] = 0, the
dcbz
instruction establishes a block
in the cache and may not verify that the physical address is valid. If a block is created for
an invalid real address, a machine check exception may result when an attempt is made to
write that block back to memory. The block could be written back as the result of the
execution of an instruction that causes a cache miss and the invalid address block is the
target for replacement or as the result of a
dcbst
instruction.
982
11110
10110
RPA
1008
11111
10000
HID0
1009
11111
10001
HID1
1010
11111
10010
IABR
* Note that the order of the two 5-bit halves of the SPR number is
reversed compared with actual instruction coding.
For
mtspr
and
mfspr
instructions, the SPR number coded in
assembly language does not appear directly as a 10-bit binary
number in the instruction. The number coded is split into two 5-bit
halves that are reversed in the instruction, with the high-order 5 bits
appearing in bits 16–20 of the instruction and the low-order 5 bits in
bits 11–15.
Table 2-40. Supervisor-Level Cache Management Instruction
Name
Mnemonic
Operand Syntax
Data Cache Block Invalidate
dcbi
r
A
,r
B
Table 2-39. Implementation-specific SPR Encodings (mfspr) (Continued)
SPR*
Register Name
Decimal
spr[5–9]
spr[0–4]
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