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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 88/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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2-10
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
of the effective address operand are loaded into the first word of the selected TLB entry.
These registers are read and write to the software.
Figure 2-5. DCMP and ICMP Registers
Table 2-4 describes the bit settings for the DCMP and ICMP registers.
2.1.2.4 Primary and Secondary Hash Address Registers
(HASH1 and HASH2)
The HASH1 and HASH2 registers contain the physical addresses of the primary and
secondary PTEGs for the access that caused the TLB miss exception. For convenience, the
603e automatically constructs the full physical address by routing bits 0–6 of SDR1 into
HASH1 and HASH2 and clearing the lower 6 bits. These registers are read-only and are
constructed from the contents of the DMISS or IMISS register (the register choice is
determined by which miss was last acknowledged). The format for the HASH1 and HASH2
registers is shown in Figure 2-6.
Figure 2-6. HASH1 and HASH2 Registers
Table 2-5 describes the bit settings of the HASH1 and HASH2 registers.
Table 2-4. DCMP and ICMP Bit Settings
Bits
Name
Description
0
V
Valid bit. Set by the processor on a TLB miss exception.
1–24
VSID
Virtual segment ID. Copied from VSID field of corresponding
segment register.
25
—
Reserved
26–31
API
Abbreviated page index. Copied from API of effective address.
Table 2-5. HASH1 and HASH2 Bit Settings
Bits
Name
Description
0–6
HTABORG[0–6]
Copy of the upper 7 bits of the HTABORG field from SDR1
7–25
Hashed page address
Address bits 7–25 of the PTEG to be searched
26–31
—
Reserved
0 1
24 25 26
31
V
VSID
API
0
Reserved
0
6
7
25
26
31
HTABORG[0–6]
Hashed Page Address
0 0 0 0 0 0
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