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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 41/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 1. Overview
1-1
Chapter 1
Overview
10
10
This chapter provides an overview of features of the PowerPC 603e microprocessor and
the PowerPC architecture, and information about how the 603e implementation complies
with the architectural definitions. In addition, this book describes the EC603e
microprocessor. Note that the 603e and EC603e microprocessors are implemented in both
a 2.5-volt version (PID 0007v 603e microprocessor, abbreviated as PID7v-603e) and a
3.3-volt version (PID 0006 603e microprocessor, abbreviated as PID6-603e).
1.1 Overview
This section describes the details of the 603e, provides a block diagram showing the major
functional units, and describes briefly how those units interact. Any differences between the
PID6-603e, PID7v-603e, and EC603e implementations are noted.
The 603e is a low-power implementation of the PowerPC microprocessor family of reduced
instruction set computing (RISC) microprocessors. The 603e implements the 32-bit portion
of the PowerPC architecture, which provides 32-bit effective addresses, integer data types
of 8, 16, and 32 bits, and floating-point data types of 32 and 64 bits.
The 603e is a superscalar processor that can issue and retire as many as three instructions
per clock. Instructions can execute out of order for increased performance; however, the
603e makes completion appear sequential.
The 603e integrates five execution units—an integer unit (IU), a floating-point unit (FPU)
(not supported on the EC603e microprocessor), a branch processing unit (BPU), a
load/store unit (LSU), and a system register unit (SRU). The ability to execute five
instructions in parallel and the use of simple instructions with rapid execution times yield
high efficiency and throughput for 603e-based systems. Most integer instructions execute
in one clock cycle. On the 603e, the FPU is pipelined so a single-precision multiply-add
instruction can be issued and completed every clock cycle. (Note that the EC603e
microprocessor does not support the floating-point unit.)
The 603e provides independent on-chip, 16-Kbyte, four-way set-associative, physically
addressed caches for instructions and data and on-chip instruction and data memory
management units (MMUs). The MMUs contain 64-entry, two-way set-associative, data
and instruction translation lookaside buffers (DTLB and ITLB) that provide support for
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