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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 178/455頁 |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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4-20
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
The following is also true after a hard reset operation:
External checkstops are enabled.
The on-chip test interface has given control of the I/Os to the rest of the chip for
functional use.
Since the reset exception has data and instruction translation disabled (MSR[DR]
and MSR[IR] both cleared), the chip operates in real addressing mode as described
in Section 5.2, “Real Addressing Mode.”
4.5.1.2 Soft Reset
As described in Section 4.1.2, “Summary of Front-End Exception Handling,” the soft reset
exception is a type of system reset exception that is recoverable, nonmaskable, and
asynchronous. When SRESET is asserted, the processor attempts to reach a recoverable
state by allowing the next instruction to either complete or cause an exception, blocking the
completion of subsequent instructions, and allowing the completed store queue to drain.
Unlike a hard reset, the latches are not initialized and the instruction cache is disabled. The
SRESET signal must be asserted for at least two bus clock cycles. After the SRESET signal
is negated, the 603e vectors to the system reset routine at 0x0000_0100 if MSR[IP] is
cleared or 0xFFF0_0100 if MSR[IP] is set. A soft reset is recoverable provided that
attaining the recoverable state does not cause a machine check exception. This interrupt
case is third in priority, following hard reset and machine check.
When a soft reset occurs, registers are set as shown in Table 4-9.
Table 4-9. Soft Reset Exception—Register Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that the processor would have attempted to complete
next if no exception conditions were present.
SRR1
0–15
16–31 Loaded from bits 16–31 of the MSR. Note that if the processor state is corrupted to the extent
that execution cannot be reliably restarted, SRR1[30] is cleared.
Cleared
MSR
POW 0
TGPR0
ILE
IP
—
—
EE
PR
FP
1
ME
0
0
0
—
FE0
2
0
SE
BE
FE1
2
0
0
0
IR
DR
RI
LE
0
0
0
Set to value of ILE
Notes:
1. The floating-point available bit is always set to 0 on the EC603e microprocessor.
2. FE0 and FE1 are not supported on the EC603e microprocessor.
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