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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 195/455頁(yè) |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 4. Exceptions
4-37
4.5.16 System Management Interrupt (0x01400)
The system management interrupt behaves like an external interrupt except for the signal
asserted and the vector taken. A system management interrupt is signaled to the 603e by the
assertion of the SMI signal. The interrupt may not be recognized if a higher priority
exception occurs simultaneously or if the MSR[EE] bit is cleared when SMI is asserted.
Note that SMI takes priority over INT if they are recognized simultaneously.
After the SMI is detected (and provided that MSR[EE] is set), the 603e generates a
recoverable halt to instruction completion. The 603e requires the next instruction in
program order to complete or except, block completion of any following instructions, and
allow the completed store queue to drain. If any higher priority exceptions are encountered
in this process, they are taken first and the system management interrupt is delayed until a
recoverable halt is achieved. At this time the 603e saves state information and takes the
system management interrupt.
The register settings for the external interrupt exception are shown in Table 4-19.
When a system management interrupt is taken, instruction execution for the handler begins
at offset 0x01400 from the physical base address indicated by MSR[IP].
The 603e recognizes the interrupt condition (SMI asserted) only if the MSR[EE] bit is set;
and ignores the interrupt condition otherwise. To guarantee that the external interrupt is
taken, the SMI signal must be held active until the 603e takes the interrupt. If the SMI signal
is negated before the interrupt is taken, the 603e is not guaranteed to take a system
management interrupt. The interrupt handler must send a command to the device that
asserted SMI, acknowledging the interrupt and instructing the device to negate SMI.
Table 4-19. System Management Interrupt—Register Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that the processor would have attempted to complete
next if no interrupt conditions were present.
SRR1
0–15
16–31 Loaded from bits 16–31 of the MSR
Cleared
MSR
POW 0
TGPR0
ILE
IP
—
—
EE
PR
FP
1
ME
0
0
0
—
FE0
2
0
SE
BE
FE1
2
0
0
0
IR
DR
RI
LE
0
0
0
Set to value of ILE
Notes:
1. The floating-point available bit is always cleared to 0 on the EC603e microprocessor.
2. FE0 and FE1 are not supported on the EC603e microprocessor.
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