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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 191/455頁 |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 4. Exceptions
4-33
4.5.11.1 Single-Step Instruction Trace Mode
The single-step instruction trace mode is enabled by setting MSR[SE]. Encountering the
single-step breakpoint causes one of the following actions:
Trap to address vector 0x00D00
Soft stop (wait for quiescence)
The default single-step trace action traps after an instruction execution and completion. The
soft stop option, in which the 603e stops in a restartable state after an instruction execution
and completion, can be enabled only through the COP function. The ESP, which interfaces
to the COP, can restart the 603e after a soft stop. Refer to the section on JTAG/COP and
Section 8.9, “IEEE 1149.1-Compliant Interface,” for more information.
4.5.11.2 Branch Trace Mode
The branch trace mode is enabled by setting MSR[BE]. Encountering the branch trace
breakpoint causes one of the following actions:
Trap to interrupt vector 0x00D00
Soft stop
Hard stop
The default branch trace action is to trap after the completion of any branch instruction
whenever MSR[BE] is set. However, if soft stop is enabled through the COP interface, the
603e stops in a restartable state. If hard stop is enabled through the COP interface, the 603e
stops immediately without waiting to reach a restartable state. Therefore, the 603e
is not
guaranteed to be restartable after a hard stop. For more information, see Section 8.9, “IEEE
1149.1-Compliant Interface.”
4.5.12 Instruction TLB Miss Exception (0x01000)
When the effective address for an instruction load, store, or cache operation cannot be
translated by the ITLBs, an instruction TLB miss exception is generated. Register settings
for the instruction and data TLB miss exceptions are described in Table 4-16.
相關(guān)PDF資料 |
PDF描述 |
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| PowerPC 603 | 32-Bit Microprocessor(32位微處理器) |
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