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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 75/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 1. Overview
1-35
The 603e provides support for single-cycle store and it provides an adder/comparator in the
system register unit that allows the dispatch and execution of multiple integer add and
compare instructions on each cycle. Refer to Chapter 6, “Instruction Timing,” for more
information.
Because the PowerPC architecture can be applied to such a wide variety of
implementations, instruction timing among various PowerPC processors varies
accordingly.
1.3.7 System Interface
The system interface is specific for each PowerPC microprocessor implementation.
The 603e provides a versatile system interface that allows for a wide range of
implementations. The interface includes a 32-bit address bus, a 32- or 64-bit data bus, and
56 control and information signals (see Figure 1-6). The system interface allows for
address-only transactions as well as address and data transactions. The 603e control and
information signals include the address arbitration, address start, address transfer, transfer
attribute, address termination, data arbitration, data transfer, data termination, and
processor state signals. Test and control signals provide diagnostics for selected internal
circuits.
Figure 1-6. System Interface
The system interface supports bus pipelining, which allows the address tenure of one
transaction to overlap the data tenure of another. The extent of the pipelining depends on
external arbitration and control circuitry. Similarly, the 603e supports split-bus transactions
for systems with multiple potential bus masters—one device can have mastership of the
address bus while another has mastership of the data bus. Allowing multiple bus
transactions to occur simultaneously increases the available bus bandwidth for other
activity and as a result, improves performance.
The 603e supports multiple masters through a bus arbitration scheme that allows various
devices to compete for the shared bus resource. The arbitration logic can implement priority
protocols, such as fairness, and can park masters to avoid arbitration overhead. The MEI
603e
ADDRESS
ADDRESS ARBITRATION
ADDRESS START
ADDRESS TRANSFER
TRANSFER ATTRIBUTE
ADDRESS TERMINATION
CLOCKS
DATA
DATA ARBITRATION
DATA TRANSFER
DATA TERMINATION
PROCESSOR STATE
TEST AND CONTROL
+3.3 V
相關PDF資料 |
PDF描述 |
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