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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 108/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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2-30
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
Table 2-20 lists the integer load instructions.
2.3.4.3.4 Integer Store Instructions
For integer store instructions, the contents of
r
S are stored into the byte, half word, word,
or double word in memory addressed by the effective address (EA). Many store instructions
have an update form, in which
r
A is updated with the EA. For these forms, the following
rules apply:
If
r
A
≠
0, the EA is placed into
r
A.
If
r
S =
r
A, the contents of
r
S are copied to the target memory element, then the
generated EA is placed into
r
A (
r
S).
The
603e defines store with update instructions with
r
A = 0 and integer store instructions
with the CR update option enabled (Rc field, bit 31, in the instruction encoding = 1) to be
invalid forms. Table 2-21 provides a list of the integer store instructions for the 603e.
Table 2-20. Integer Load Instructions
Name
Mnemonic
Operand Syntax
Load Byte and Zero
lbz
r
D
,
d(
r
A)
Load Byte and Zero Indexed
lbzx
r
D
,r
A
,r
B
Load Byte and Zero with Update
lbzu
r
D
,
d(
r
A)
Load Byte and Zero with Update Indexed
lbzux
r
D
,r
A
,r
B
Load Half Word and Zero
lhz
r
D
,
d(
r
A)
Load Half Word and Zero Indexed
lhzx
r
D
,r
A
,r
B
Load Half Word and Zero with Update
lhzu
r
D
,
d(
r
A)
Load Half Word and Zero with Update Indexed
lhzux
r
D
,r
A
,r
B
Load Half Word Algebraic
lha
r
D
,
d(
r
A)
Load Half Word Algebraic Indexed
lhax
r
D
,r
A
,r
B
Load Half Word Algebraic with Update
lhau
r
D
,
d(
r
A)
Load Half Word Algebraic with Update Indexed
lhaux
r
D
,r
A
,r
B
Load Word and Zero
lwz
r
D
,
d(
r
A)
Load Word and Zero Indexed
lwzx
r
D
,r
A
,r
B
Load Word and Zero with Update
lwzu
r
D
,
d(
r
A)
Load Word and Zero with Update Indexed
lwzux
r
D
,r
A
,r
B
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