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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 152/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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3-26
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
instructions, however, may indirectly cause bus transactions to be performed, or their
completion may be linked to the bus. Table 3-7 summarizes how these instructions may
operate with respect to the bus.
Note that Table 3-7 assumes that the WIM bits are set to 001; that is, since the cache is
operating in write-back mode, caching is permitted and coherency is enforced.
Table 3-7 does not include noncacheable or write-through cases, nor does it completely
describe the mechanisms for the operations described. For more information, see
Section 3.10, “MEI State Transactions.”
For detailed information on the cache control instructions, refer to Chapter 2,
“Programming Model,” in this book and Chapter 8, “Instruction Set,” in
The Programming
Environments Manual
. The 603e contains snooping logic to monitor the bus for these
commands and the control logic required to keep the cache and the memory queues
coherent. For additional details about the specific bus operations performed by the 603e,
see Chapter 8, “System Interface Operation.”
Table 3-7. Bus Operations Caused by Cache Control Instructions (WIM = 001)
Operation
Cache State
Next Cache State
Bus Operations
Comment
sync
Don’t care
No change
None
Waits for memory queues
to complete bus activity
icbi
Don’t care
I
None
—
dcbi
Don’t care
I
None
—
dcbf
I, E
I
None
—
dcbf
M
I
Write with kill
Block is pushed
dcbst
I, E
No change
None
—
dcbst
M
E
Write
Block is pushed
dcbz
I
M
Write with kill
—
dcbz
E, M
M
Kill block
Writes over modified data
dcbt
I
No change
Read
Fetched cache block is
stored in touch load queue
dcbt
E, M
No change
None
—
dcbtst
I
No change
Read-with-intent-
to-modify
Fetched cache block is
stored in touch load queue
dcbtst
E,M
No change
None
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