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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 76/455頁(yè) |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
protocol ensures coherency among multiple devices and system memory. Also, the 603e's
on-chip caches and TLBs and optional second-level caches can be controlled externally.
The 603e’s clocking structure allows the bus to operate at integer multiples of the processor
cycle time.
The following sections describe the 603e bus support for memory operations. Note that
some signals perform different functions depending upon the addressing protocol used.
1.3.7.1 Memory Accesses
The 603e’s data bus is configured at power-up to either a 32- or 64-bit width. When the 603e
is configured with a 32-bit data bus, memory accesses allow transfer sizes of 8, 16, 24, or
32 bits in one bus clock cycle. Data transfers occur in either single-beat transactions, or
two-beat or eight-beat burst transactions, with a single-beat transaction transferring as
many as 32 bits. Single- or double-beat transactions are caused by noncached accesses that
access memory directly (that is, reads and writes when caching is disabled,
caching-inhibited accesses, and stores in write-through mode). Eight-beat burst
transactions, which always transfer an entire cache line (32 bytes), are initiated when a line
is read from or written to memory.
When the 603e is configured with a 64-bit data bus, memory accesses allow transfer sizes
of 8, 16, 24, 32, 40, 48, 56, or 64 bits in one bus clock cycle. Data transfers occur in either
single-beat transactions or four-beat burst transactions. Single-beat transactions are caused
by noncached accesses that access memory directly (that is, reads and writes when caching
is disabled, caching-inhibited accesses, and stores in write-through mode). Four-beat burst
transactions, which always transfer an entire cache line (32 bytes), are initiated when a line
is read from or written to memory.
1.3.7.2 Signals
The 603e signals are grouped as follows:
Address arbitration signals—The 603e uses these signals to arbitrate for address bus
mastership.
Address transfer start signals—These signals indicate that a bus master has begun a
transaction on the address bus.
Address transfer signals—These signals, which consist of the address bus, address
parity, and address parity error signals, are used to transfer the address and to ensure
the integrity of the transfer.
Transfer attribute signals—These signals provide information about the type of
transfer, such as the transfer size and whether the transaction is bursted,
write-through, or caching-inhibited.
Address transfer termination signals—These signals are used to acknowledge the
end of the address phase of the transaction. They also indicate whether a condition
exists that requires the address phase to be repeated.
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