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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 58/455頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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1-18
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
PowerPC processors have two levels of privilege—supervisor mode of operation (typically
used by the operating system) and user mode of operation (used by the application
software). The programming models incorporate 32 GPRs, 32 FPRs (not supported by the
EC603e microprocessor), special-purpose registers (SPRs), and several miscellaneous
registers. Each PowerPC microprocessor also has its own unique set of hardware
implementation (HID) registers.
Having access to privileged instructions, registers, and other resources allows the operating
system to control the application environment (providing virtual memory and protecting
operating-system and critical machine resources). Instructions that control the state of the
processor, the address translation mechanism, and supervisor registers can be executed only
when the processor is operating in supervisor mode.
Figure 1-2 shows all the 603e registers available at the user and supervisor level. The
numbers to the right of the SPRs indicate the number that is used in the syntax of the
instruction operands to access the register.
The following subsections describe the PID7v-603e implementation-specific features as
they apply to registers.
1.3.1.1 Processor Version Register (PVR)
The processor version number is 6 for the PID6-603e and 7 for the PID7v-603e. The
processor revision level starts at 0x0100 and changes for each chip revision. The revision
level is updated on all silicon revisions.
1.3.1.2 Hardware Implementation Register 0 (HID0)
PID7v-603e (designated by PVR level 0x0200) defines additional bits in the hardware
implementation register 0 (HID0), a supervisor-level register that provides the means for
enabling the 603e’s checkstops and features, and allows software to read the configuration
of the PLL configuration signals.
The HID0 bits with changed bit assignments are shown in Table 1-3. The HID0 bits that are
not shown here are implemented as they are in Section 2.1.2.1, “Hardware Implementation
Registers (HID0 and HID1).”
Table 1-3. Additional/Changed HID0 Bits
Bit(s)
Description
24
Instruction fetch enable M (IFEM) bit—Enables the M bit on the bus. Used for instruction fetches.
25–26
Reserved
28
Address broadcast enable (ABE)—This configuration bit allows for the broadcast of
dcbf
,
dcbi
, and
dcbst
on the bus. Note that these cache control instruction broadcasts are not snooped by the
PID7v-603e.
Refer to Section 1.3.3, “Cache Implementation,” for more information.
29–30
Reserved
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