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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 72/455頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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1-32
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
1.3.5 Memory Management
The following subsections describe the memory management features of the PowerPC
architecture, and the 603e implementation, respectively.
1.3.5.1 PowerPC Memory Management
The primary functions of the MMU are to translate logical (effective) addresses to physical
addresses for memory accesses, and to provide access protection on blocks and pages of
memory.
There are two types of accesses generated by the 603e that require address translation—
instruction accesses, and data accesses to memory generated by load and store instructions.
The PowerPC MMU and exception model support demand-paged virtual memory. Virtual
memory management permits execution of programs larger than the size of physical
memory; demand-paged implies that individual pages are loaded into physical memory
from system memory only when they are first accessed by an executing program.
The hashed page table is a variable-sized data structure that defines the mapping between
virtual page numbers and physical page numbers. The page table size is a power of 2, and
its starting address is a multiple of its size.
The page table contains a number of page table entry groups (PTEGs). A PTEG contains
eight page table entries (PTEs) of eight bytes each; therefore, each PTEG is 64 bytes long.
PTEG addresses are entry points for table search operations.
Address translations are enabled by setting bits in the MSR—MSR[IR] enables instruction
address translations and MSR[DR] enables data address translations.
1.3.5.2 Implementation-Specific Memory Management
The instruction and data memory management units in the 603e provide 4 Gbytes of logical
address space accessible to supervisor and user programs with a 4-Kbyte page size and
Data store
translation
miss
01200
A data store translation miss exception is caused when an effective address for a
data store operation cannot be translated by the DTLB, or where a DTLB hit
occurs, and the change bit in the PTE must be set due to a data store operation.
Instruction
address
breakpoint
01300
An instruction address breakpoint exception occurs when the address (bits 0–29)
in the IABR matches the next instruction to complete in the completion unit, and
the IABR enable bit (bit 30) is set.
System
management
interrupt
01400
A system management interrupt is caused when MSR[EE] = 1 and the SMI input
signal is asserted.
Reserved
01500–02FFF
—
Figure 1-5. Exceptions and Conditions (Continued)
Exception
Type
Vector Offset
(hex)
Causing Conditions
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