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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 13/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Contents
xi
CONTENTS
Paragraph
Number
Title
Page
Number
6.4.5
6.5
6.5.1
6.5.2
6.5.3
6.6
6.6.1
6.6.1.1
6.6.1.2
6.6.1.3
6.7
System Register Unit Execution Timing........................................................6-18
Memory Performance Considerations................................................................6-18
Copy-Back Mode...........................................................................................6-19
Write-Through Mode.....................................................................................6-19
Cache-Inhibited Accesses ..............................................................................6-20
Instruction Scheduling Guidelines.....................................................................6-20
Branch, Dispatch, and Completion Unit Resource Requirements.................6-21
Branch Resolution Resource Requirements...............................................6-21
Dispatch Unit Resource Requirements......................................................6-21
Completion Unit Resource Requirements..................................................6-22
Instruction Latency Summary............................................................................6-22
Chapter 7
Signal Descriptions
7.1
7.2
7.2.1
7.2.1.1
7.2.1.2
7.2.1.3
7.2.1.3.1
7.2.1.3.2
7.2.2
7.2.2.1
7.2.2.1.1
7.2.2.1.2
7.2.3
7.2.3.1
7.2.3.1.1
7.2.3.1.2
7.2.3.2
7.2.3.2.1
7.2.3.2.2
7.2.3.3
7.2.4
7.2.4.1
7.2.4.1.1
7.2.4.1.2
7.2.4.2
7.2.4.3
7.2.4.3.1
Signal Configuration............................................................................................7-3
Signal Descriptions ..............................................................................................7-4
Address Bus Arbitration Signals......................................................................7-4
Bus Request (
BR
)—Output..........................................................................7-4
Bus Grant (
BG
)—Input................................................................................7-5
Address Bus Busy (
ABB
) ............................................................................7-5
Address Bus Busy (
ABB
)—Output.........................................................7-5
Address Bus Busy (
ABB
)—Input............................................................7-6
Address Transfer Start Signals.........................................................................7-6
Transfer Start (
TS
) .......................................................................................7-6
Transfer Start (
TS
)—Output....................................................................7-6
Transfer Start (
TS
)—Input.......................................................................7-7
Address Transfer Signals .................................................................................7-7
Address Bus (A[0–31])................................................................................7-7
Address Bus (A[0–31])—Output.............................................................7-7
Address Bus (A[0–31])—Input................................................................7-7
Address Bus Parity (AP[0–3]) .....................................................................7-8
Address Bus Parity (AP[0–3])—Output..................................................7-8
Address Bus Parity (AP[0–3])—Input.....................................................7-8
Address Parity Error (
APE
)—Output..........................................................7-8
Address Transfer Attribute Signals..................................................................7-9
Transfer Type (TT[0–4])..............................................................................7-9
Transfer Type (TT[0–4])—Output...........................................................7-9
Transfer Type (TT[0–4])—Input.............................................................7-9
Transfer Size (TSIZ[0–2])—Output ..........................................................7-12
Transfer Burst (
TBST
) ...............................................................................7-13
Transfer Burst (
TBST
)—Output............................................................7-13
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