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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 130/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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3-4
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
3.1.2 Instruction Cache Fill Operations
The 603e’s instruction cache blocks are loaded in four beats of 64 bits each, with the critical
double word loaded first. The instruction cache allows sequential fetching during a cache
block load. On a cache miss, the critical and following double words read from memory are
simultaneously written to the instruction cache and forwarded to the dispatch queue, thus
minimizing stalls due to cache fill latency. There is no snooping of the instruction cache. In
the PID7v-603e, the critical double word is simultaneously written to the cache and
forwarded to the requesting unit, thus minimizing stalls due to load delays.
3.1.3 Instruction Cache Control
In addition to instruction cache control instructions, the 603e provides several control bits
in the HID0 register for the control of invalidating, disabling, and locking the instruction
cache. In addition, the WIMG bits in the page tables also affect the cacheability of pages
and whether or not the pages are considered guarded.
3.1.3.1 Instruction Cache Invalidation
While the 603e’s instruction cache is automatically invalidated during a power-on or hard
reset, assertion of the soft reset signal does not cause instruction cache invalidation.
Software may invalidate the contents of the instruction cache using the instruction cache
flash invalidate (ICFI) control bit in the HID0 register. Flash invalidation of the instruction
cache is accomplished by setting and clearing the ICFI bit with two consecutive move to
SPR operations to the HID0 register.
3.1.3.2 Instruction Cache Disabling
The instruction cache may be disabled through the use of the instruction cache enable (ICE)
control bit in the HID0 register. When the instruction cache is in the disabled state, the
cache tag state bits are ignored, and all accesses are propagated to the bus as single-beat
transactions. The ICE bit is cleared during a power-on reset, causing the instruction cache
to be disabled. The setting of the ICE bit must be preceded by an
isync
instruction to
prevent the cache from being enabled or disabled while an instruction access is in progress.
3.1.3.3 Instruction Cache Locking
The contents of instruction cache may be locked through the use of the ILOCK control bit
in the HID0 register. A locked instruction cache supplies instructions normally on a cache
hit, but cache misses are treated as cache-inhibited accesses. The cache inhibited (CI) signal
is asserted if a cache access misses into a locked cache. The setting of the ILOCK bit in
HID0 must be preceded by an
isync
instruction to prevent the instruction cache from being
locked during an instruction access.
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