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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 193/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 4. Exceptions
4-35
4.5.14 Data TLB Miss on Store Exception (0x01200)
When the effective address for a data store or cache operation cannot be translated by the
DTLBs, a data TLB miss on store exception is generated. The data TLB miss on store
exception is also taken when the changed bit (C = 0) for a DTLB entry needs to be updated
for a store operation. Register settings for the instruction and data TLB miss exceptions are
described in Table 4-16.
If a data TLB miss exception handler fails to find the desired PTE, then a page fault must
be synthesized. The handler must restore the machine state and turn off the TGPRs before
invoking a DSI exception (0x00300).
Software table search operations are discussed in Chapter 5, “Memory Management.”
When a data TLB miss on store exception is taken, instruction execution for the handler
begins at offset 0x01200 from the physical base address indicated by MSR[IP].
4.5.15 Instruction Address Breakpoint Exception (0x01300)
The instruction address breakpoint is controlled by the IABR special purpose register.
IABR[0–29] holds an effective address to which each instruction is compared. The
exception is enabled by setting IABR[30]. Note that the 603e ignores the translation enable
bit (IABR[31]). The exception is taken when an instruction breakpoint address matches on
the next instruction to complete. The instruction tagged with the match is not completed
before the instruction address breakpoint exception is taken.
The breakpoint action can be one of the following:
Trap to interrupt vector 0x01300 (default)
Soft stop
The bit settings for when an instruction address breakpoint exception is taken are shown in
Table 4-17.
Table 4-17. Instruction Address Breakpoint Exception—Register Settings
Register
Setting Description
SRR0
Set to the address of the next instruction to be executed in the program for which the TLB miss
exception was generated.
SRR1
0–15
16–31 Loaded from bits 16–31 of the MSR
Cleared
MSR
POW 0
TGPR0
ILE
IP
—
—
EE
PR
FP
1
ME
0
0
0
—
FE0
2
0
SE
BE
FE1
2
0
0
0
IR
DR
RI
LE
0
0
0
Set to value of ILE
Notes:
1. The floating-point available bit is always cleared to 0 on the EC603e microprocessor.
2. FE0 and FE1 are not supported on the EC603e microprocessor.
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