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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 184/455頁(yè) |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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4-26
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
The register settings for the external interrupt are shown in Table 4-12.
When an external interrupt is taken, instruction execution for the handler begins at offset
0x00500 from the physical base address indicated by MSR[IP].
The 603e only recognizes the interrupt condition (INT asserted) if the MSR[EE] bit is set;
it ignores the interrupt condition if the MSR[EE] bit is cleared. To guarantee that the
external interrupt is taken, the INT signal must be held active until the 603e takes the
interrupt. If the INT signal is negated before the interrupt is taken, the 603e is not
guaranteed to take an external interrupt. The interrupt handler must send a command to the
device that asserted INT, acknowledging the interrupt and instructing the device to negate
INT.
4.5.6 Alignment Exception (0x00600)
This section describes conditions that can cause alignment exceptions in the 603e. Similar
to DSI exceptions, alignment exceptions use the SRR0 and SRR1 to save the machine state
and the DSISR to determine the source of the exception. The 603e will initiate an alignment
exception when it detects any of the following conditions:
The operand of a floating-point load or store operation is not word-aligned. (Not
supported on the EC603e microprocessor.)
The operand of an
lmw
,
stmw
,
lwarx
, or
stwcx.
instruction is not word-aligned.
A little-endian access (MSR[LE] = 1) is misaligned.
A multiple or string access is attempted with the MSR[LE] bit set.
The operand of a
dcbz
instruction is in a page that is write-through or caching-
inhibited.
Table 4-12. External Interrupt—Register Settings
Register
Setting
SRR0
Set to the effective address of the instruction that the processor would have attempted to execute
next if no interrupt conditions were present.
SRR1
0–15
16–31 Loaded from bits 16–31 of the MSR
Cleared
MSR
POW 0
TGPR0
ILE
IP
—
—
EE
PR
FP
1
ME
0
0
0
—
FE0
2
0
SE
BE
FE1
2
0
0
0
IR
DR
RI
LE
0
0
0
Set to value of ILE
Notes:
1. The floating-point available bit is always cleared to 0 on the EC603e microprocessor.
2. FE0 and FE1 are not supported on the EC603e microprocessor.
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