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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 15/455頁(yè) |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Contents
xiii
CONTENTS
Paragraph
Number
Title
Page
Number
7.2.9.7.2
7.2.9.7.3
7.2.9.7.4
7.2.9.7.5
7.2.10
7.2.11
7.2.12
7.2.12.1
7.2.12.2
7.2.12.3
7.2.13
Quiescent Acknowledge (
Reservation (
Time Base Enable (TBEN)—Input........................................................7-27
TLBI Sync (
TLBISYNC
) ......................................................................7-27
COP/Scan Interface........................................................................................7-28
Pipeline Tracking Support..............................................................................7-28
Clock Signals .................................................................................................7-29
System Clock (SYSCLK)—Input..............................................................7-30
Test Clock (CLK_OUT)—Output.............................................................7-30
PLL Configuration (PLL_CFG[0–3])—Input ...........................................7-30
Power and Ground Signals.............................................................................7-32
QACK
).........................................................7-26
)—Output ...............................................................7-27
RSRV
Chapter 8
System Interface Operation
8.1
8.1.1
8.1.2
8.1.2.1
8.1.3
8.2
8.2.1
8.2.2
8.3
8.3.1
8.3.2
8.3.2.1
8.3.2.2
8.3.2.2.1
8.3.2.2.2
8.3.2.3
8.3.2.4
8.3.2.5
8.3.2.5.1
8.3.2.6
8.3.3
8.4
8.4.1
8.4.1.1
8.4.2
8.4.3
8.4.4
Overview..............................................................................................................8-1
Operation of the Instruction and Data Caches .................................................8-2
Operation of the System Interface....................................................................8-4
Optional 32-Bit Data Bus Mode ..................................................................8-5
Direct-Store Accesses ......................................................................................8-6
Memory Access Protocol.....................................................................................8-6
Arbitration Signals...........................................................................................8-7
Address Pipelining and Split-Bus Transactions...............................................8-8
Address Bus Tenure.............................................................................................8-9
Address Bus Arbitration...................................................................................8-9
Address Transfer............................................................................................8-11
Address Bus Parity.....................................................................................8-13
Address Transfer Attribute Signals............................................................8-13
Transfer Type (TT[0–4]) Signals...........................................................8-13
Transfer Size (TSIZ[0–2]) Signals.........................................................8-13
Burst Ordering During Data Transfers.......................................................8-14
Effect of Alignment in Data Transfers (64-Bit Bus)..................................8-15
Effect of Alignment in Data Transfers (32-Bit Bus)..................................8-17
Alignment of External Control Instructions...........................................8-19
Transfer Code (TC[0–1]) Signals ..............................................................8-20
Address Transfer Termination ......................................................................8-20
Data Bus Tenure.................................................................................................8-22
Data Bus Arbitration......................................................................................8-22
Using the
DBB
Signal................................................................................8-23
Data Bus Write Only......................................................................................8-24
Data Transfer..................................................................................................8-24
Data Transfer Termination.............................................................................8-25
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