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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 139/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 3. Instruction and Data Cache Operation
3-13
3.5.5 W, I, and M Bit Combinations
Table 3-1 summarizes the six combinations of the WIM bits.
Note that either a zero or one
setting for the G bit is allowed for each of these WIM bit combinations.
3.5.5.1 Out-of-Order Execution and Guarded Memory
Out-of-order execution occurs when the 603e performs operations in advance in case the
result is needed. Typically, these operations are performed by otherwise idle resources; thus
if a result is not required, it is ignored and the out-of-order operation incurs no time penalty
(typically).
Supervisor-level programs designate memory as guarded on a block or page level. Memory
is designated as guarded if it may not be “well-behaved” with respect to out-of-order
operations.
For example, the memory area that contains a memory-mapped I/O device may be
designated as guarded if an out-of-order load or instruction fetch performed to such a
device might cause the device to perform unexpected or incorrect operations. Another
example of memory that should be designated as guarded is the area that corresponds to the
device that resides at the highest implemented physical address (as it has no successor and
out-of-order sequential operations such as instruction prefetching may result in a machine
Table 3-1. Combinations of W, I, and M Bits
WIM Setting
Meaning
000
Data may be cached.
Loads or stores whose target hits in the cache use that entry in the cache.
Memory coherency is not enforced by hardware.
001
Data may be cached.
Loads or stores whose target hits in the cache use that entry in the cache.
Memory coherency is enforced by hardware.
010
Caching is inhibited.
The access is performed to external memory, completely bypassing the cache.
Memory coherency is not enforced by hardware.
011
Caching is inhibited.
The access is performed to external memory, completely bypassing the cache.
Memory coherency must be enforced by external hardware (processor provides hardware
indication that access is global).
100
Data may be cached.
Load operations whose target hits in the cache use that entry in the cache.
Stores are written to external memory. The target location of the store may be cached and is
updated on a hit.
Memory coherency is not enforced by hardware.
101
Data may be cached.
Load operations whose target hits in the cache use that entry in the cache.
Stores are written to external memory. The target location of the store may be cached and is
updated on a hit.
Memory coherency is enforced by hardware.
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