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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 24/455頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MPC603e & EC603e RISC Microprocessors User’s Manual
MOTOROLA
TABLES
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4-19
5-1
5-2
5-3
5-4
Memory Synchronization Instructions—UISA .................................................2-39
Move from Time Base Instruction.....................................................................2-40
Memory Synchronization Instructions—VEA ..................................................2-40
User-Level Cache Instructions...........................................................................2-41
External Control Instructions.............................................................................2-42
System Linkage Instructions..............................................................................2-42
Move to/from Machine State Register Instructions...........................................2-43
Move to/from Special-Purpose Register Instructions........................................2-43
Implementation-specific SPR Encodings (mfspr) .............................................2-43
Supervisor-Level Cache Management Instruction.............................................2-44
Segment Register Manipulation Instructions.....................................................2-45
Translation Lookaside Buffer Management Instructions ..................................2-46
Combinations of W, I, and M Bits.....................................................................3-13
MEI State Definitions........................................................................................3-16
CSE[0–1] Signal Encoding................................................................................3-18
Memory Coherency Actions on Load Operations.............................................3-19
Memory Coherency Actions on Store Operations.............................................3-19
Response to Bus Transactions ...........................................................................3-20
Bus Operations Caused by Cache Control Instructions (WIM = 001)..............3-26
MEI State Transitions........................................................................................3-28
Exception Classifications.....................................................................................4-3
Exception Priorities..............................................................................................4-7
SRR1 Bit Settings for Machine Check Exceptions............................................4-11
SRR1 Bit Settings for Software Table Search Operations.................................4-11
MSR Bit Settings...............................................................................................4-12
IEEE Floating-Point Exception Mode Bits........................................................4-14
MSR Setting Due to Exception..........................................................................4-17
Settings Caused by Hard Reset..........................................................................4-19
Soft Reset Exception—Register Settings...........................................................4-20
Machine Check Exception—Register Settings..................................................4-22
DSI Exception—Register Settings.....................................................................4-24
External Interrupt—Register Settings................................................................4-26
Alignment Interrupt—Register Settings............................................................4-27
Access Types .....................................................................................................4-28
Trace Exception—Register Settings..................................................................4-32
Instruction and Data TLB Miss Exceptions—Register Settings........................4-34
Instruction Address Breakpoint Exception—Register Settings.........................4-35
Breakpoint Action for Multiple Modes Enabled for the Same Address............4-36
System Management Interrupt—Register Settings............................................4-37
MMU Features Summary ....................................................................................5-2
Access Protection Options for Pages.................................................................5-10
Translation Exception Conditions......................................................................5-15
Other MMU Exception Conditions....................................................................5-16
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