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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 194/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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4-36
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
The default breakpoint action is to trap before the execution of the matching instruction.
The soft stop feature can be enabled only through the COP interface. With soft stop enabled,
the 603e stops in a restartable state, while with hard stop enabled, the 603e stops
immediately without attempting to reach a restartable state. Upon restarting from a soft
stop, the matching instructions are executed and completed unless it generates an
exception. For soft stops, the next ten instructions that could have passed the IABR check
can be monitored only by single-stepping the processor. When soft stops are used, the
address compare must be separated by at least 10 instructions.
If soft stop is enabled, only one soft stop is generated before completion of an instruction
with an IABR match, regardless of whether a soft stop is generated before that instruction
for any other reason, such as trace mode on for the preceding instruction or a COP soft stop
request.
Table 4-18 shows the priority of actions taken when more than one mode is enabled for the
same instruction.
Note that a trace or instruction address breakpoint exception condition generates a soft stop
instead of an exception if soft stop has been enabled by the JTAG/COP logic. If trace and
breakpoint conditions occur simultaneously, the breakpoint conditions receive higher
priority.
The 603e requires that an
mtspr
instruction that updates the IABR be followed by a
context-synchronizing instruction. If the
mtspr
instruction enables the instruction address
breakpoint exception, the context-synchronizing instruction cannot generate a breakpoint
response. The 603e also cannot block a breakpoint response on the context-synchronizing
instruction if the breakpoint was disabled by the
mtspr
instruction. See “Synchronization
Requirements for Special Registers and TLBs” in Chapter 2, “Register Set,” in
The
Programming Environments Manual
” for more information on this requirement.
Table 4-18. Breakpoint Action for Multiple Modes Enabled for the Same Address
IABR[IE]
MSR[BE]
MSR[SE]
First Action
Next Action
Comments
1
1
0
Instruction
address
Trace
(branch)
Enabling both modes is useful only if both
trace and address breakpoint interrupts
are needed.
1
0
1
Instruction
address
breakpoint
Trace (single-
step)
Enabling both modes is useful only if
different breakpoint actions are required.
0
1
1
Trace
(branch)
None
The action for branch trace and single-step
trace is the same. Enabling both trace
modes is redundant except for hard stop
on branches.
1
1
1
Instruction
address
breakpoint
Trace
Enabling all modes is redundant. This
entry is for clarification only.
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