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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 145/455頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 3. Instruction and Data Cache Operation
3-19
Table 3-5 provides an overview of memory coherency actions on store operations. This
table does not include noncacheable or write-through cases. The read-with-intent-to-
modify (RWITM) examples involve selecting a replacement class and casting-out modified
data that may have resided in that replacement class.
3.6.6 Atomic Memory References
The Load Word and Reserve Indexed (
lwarx
) and
Store Word Conditional Indexed (
stwcx.
)
instructions provide an atomic update function for a single, aligned word of memory. While
an
lwarx
instruction will normally be paired with an
stwcx.
instruction with the same
effective address, an
stwcx.
instruction to any address will cancel the reservation. For
detailed information on these instructions, refer to Chapter 2, “Programming Model,” in
this book and Chapter 8, “Instruction Set,” in
The Programming Environments Manual
.
3.6.7 Cache Reaction to Specific Bus Operations
There are several bus transaction types defined for the 603e bus. The 603e must snoop these
transactions and perform the appropriate action to maintain memory coherency as shown
in Table 3-6. A processor may assert ARTRY for any bus transaction due to internal
conflicts that prevent the appropriate snooping. The transactions in Table 3-6 correspond to
the transfer type signals TT[0–4], which are described in Section 7.2.4.1, “Transfer Type
(TT[0–4]).”
Table 3-4. Memory Coherency Actions on Load Operations
Cache State
Bus Operation
ARTRY
Action
M
None
Don’t care
Read from cache
E
None
Don’t care
Read from cache
I
Read
Negated
Load data and mark E
I
Read
Asserted
Retry read operation
Table 3-5. Memory Coherency Actions on Store Operations
Cache State
Bus Operation
ARTRY
Action
M
None
Don't care
Modify cache
E
None
Don't care
Modify cache, mark M
I
RWITM
Negated
Load data, modify it, mark M
I
RWITM
Asserted
Retry the RWITM
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