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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 170/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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4-12
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
Note that in some implementations, every instruction fetch when MSR[IR] = 1 and every
instruction execution requiring address translation when MSR[DR] = 1 may modify SRR1.
The MSR is shown in Figure 4-4. When an exception occurs, MSR bits, as described in
Table 4-5, are altered as determined by the exception.
Figure 4-4. Machine State Register (MSR)
Table 4-5 shows the bit definitions for the MSR. Full function reserved bits are saved in
SRR1 when an exception occurs; partial function reserved bits are not saved.
Table 4-5. MSR Bit Settings
Bit(s)
Name
Description
0
—
Reserved. Full function.
1–4
—
Reserved. Partial function.
5–9
—
Reserved. Full function.
10–12
—
Reserved. Partial function.
13
POW
Power management enable (603e-specific)
0
Disables programmable power modes (normal operation mode).
1
Enables programmable power modes (nap, doze, or sleep mode).
This bit controls the programmable power modes only; it has no effect on dynamic power
management (DPM). MSR[POW] may be altered with an
mtmsr
instruction only. Also, when
altering the POW bit, software may alter only this bit in the MSR and no others. The
mtmsr
instruction must be followed by a context-synchronizing instruction.
See Chapter 9, “Power Management,” for more information.
14
TGPR
Temporary GPR remapping (603e-specific)
0
Normal operation
1
TGPR mode. GPR0–GPR3 are remapped to TGPR0–TGPR3 for use by TLB miss
routines.
The contents of GPR0–GPR3 remain unchanged while MSR[TGPR] = 1. Attempts to use
GPR4–GPR31 with MSR[TGPR] = 1 yield undefined results. Temporarily replacesTGPR0–
TGPR3 with GPR0–GPR3 for use by TLB miss routines. When this bit is set, all instruction
accesses to GPR0–GPR3 are mapped to TGPR0–TGPR3, respectively. The TGPR bit is set
when either an instruction TLB miss, data read miss, or data write miss exception is taken. The
TGPR bit is cleared by an
rfi
instruction.
15
ILE
Exception little-endian mode. When an exception occurs, this bit is copied into MSR[LE] to
select the endian mode for the context established by the exception.
16
EE
External interrupt enable
0
The processor ignores external interrupts, system management interrupts, and
decrementer interrupts.
1
The processor is enabled to take an external interrupt, system management interrupt, or
decrementer interrupt.
0
12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
Reserved
0 0 0 0 0 0 0 0 0 0 0 0 0
POW
TGPR
ILE EE PR FP ME FE0 SE BE FE1 0
IP
IR DR
0 0
RI
LE
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