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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 56/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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1-16
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
1.1.7.3 IEEE 1149.1 (JTAG)/COP Test Interface
The 603e provides IEEE 1149.1 and COP functions for facilitating board testing and chip
debug. The IEEE 1149.1 test interface provides a means for boundary-scan testing the 603e
and the board to which it is attached. The COP function shares the IEEE 1149.1 test port,
provides a means for executing test routines, and facilitates chip and software debugging.
1.1.7.4 Clock Multiplier
The internal clocking of the 603e is generated from and synchronized to the external clock
signal, SYSCLK, by means of a voltage-controlled oscillator-based PLL. The PLL
provides programmable internal processor clock rates of 1x, 1.5x, 2x, 2.5x, 3x, 3.5x, and
4x multiples of the externally supplied clock frequency. The bus clock is the same
frequency and is synchronous with SYSCLK. The configuration of the PLL can be read by
software from the hardware implementation register 1 (HID1).
1.2 PowerPC Architecture Implementation
The PowerPC architecture consists of the following layers, and adherence to the PowerPC
architecture can be measured in terms of which of the following levels of the architecture
is implemented:
PowerPC user instruction set architecture (UISA)—Defines the base user-level
instruction set, user-level registers, data types, floating-point exception model,
memory models for a uniprocessor environment, and programming model for a
uniprocessor environment.
PowerPC virtual environment architecture (VEA)—Describes the memory model
for a multiprocessor environment, defines cache control instructions, and describes
other aspects of virtual environments. Implementations that conform to the VEA
also adhere to the UISA, but may not necessarily adhere to the OEA.
PowerPC operating environment architecture (OEA)—Defines the memory
management model, supervisor-level registers, synchronization requirements, and
the exception model. Implementations that conform to the OEA also adhere to the
UISA and the VEA.
The PowerPC architecture allows a wide range of designs for such features as cache and
system interface implementations.
1.3 Implementation-Specific Information
The PowerPC architecture is derived from the IBM POWER architecture (Performance
Optimized with Enhanced RISC architecture). The PowerPC architecture shares the
benefits of the POWER architecture optimized for single-chip implementations. The
PowerPC architecture design facilitates parallel instruction execution and is scalable to take
advantage of future technological gains.
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