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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 87/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 2. Programming Model
2-9
Figure 2-3. Hardware Implementation Register 1 (HID1)
Table 2-3 shows the bit definitions for HID1.
2.1.2.2 Data and Instruction TLB Miss Address Registers
(DMISS and IMISS)
The DMISS and IMISS registers have the same format as shown in Figure 2-4. They are
loaded automatically upon a data or instruction TLB miss. The DMISS and IMISS contain
the effective page address of the access that caused the TLB miss exception. The contents
are used by the 603e when calculating the values of HASH1 and HASH2, and by the
tlbld
and
tlbli
instructions when loading a new TLB entry. Note that the 603e always loads the
DMISS register with a big-endian address, even when MSR[LE] is set. These registers are
read and write to the software.
Figure 2-4. DMISS and IMISS Registers
2.1.2.3 Data and Instruction TLB Compare Registers
(DCMP and ICMP)
The DCMP and ICMP registers are shown in Figure 2-5. These registers contain the first
word in the required PTE. The contents are constructed automatically from the contents of
the segment registers and the effective address (DMISS or IMISS) when a TLB miss
exception occurs. Each PTE read from the tables during the table search process should be
compared with this value to determine whether or not the PTE is a match. Upon execution
of a
tlbld
or
tlbli
instruction the upper 25 bits of the DCMP or ICMP register and 11 bits
Table 2-3. HID1 Bit Settings
Bit(s)
Name
Description
0
PC0
PLL configuration bit 0 (read-only)
1
PC1
PLL configuration bit 1 (read-only)
2
PC2
PLL configuration bit 2 (read-only)
3
PC3
PLL configuration bit 3 (read-only)
4–31
—
Reserved
Note:
The clock configuration bits reflect the state of the PLL_CFG[0–3] signals.
0
1
2
3
4
31
Reserved
PC3
PC0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
PC1 PC2
0
31
Effective Page Address
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