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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 42/455頁 |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
demand-paged virtual memory address translation and variable-sized block translation. The
TLBs and caches use a least recently used (LRU) replacement algorithm. The 603e also
supports block address translation through the use of two independent instruction and data
block address translation (IBAT and DBAT) arrays of four entries each. Effective addresses
are compared simultaneously with all four entries in the BAT array during block translation.
In accordance with the PowerPC architecture, if an effective address hits in both the TLB
and BAT array, the BAT translation takes priority.
The 603e has a selectable 32- or 64-bit data bus and a 32-bit address bus. The 603e interface
protocol allows multiple masters to compete for system resources through a central external
arbiter. The 603e provides a three-state coherency protocol that supports the exclusive,
modified, and invalid cache states. This protocol is a compatible subset of the MESI
(modified/exclusive/shared/invalid) four-state protocol and operates coherently in systems
that contain four-state caches. The 603e supports single-beat and burst data transfers for
memory accesses, and supports memory-mapped I/O operations.
The 603e is fabricated using an advanced CMOS process technology and is fully
compatible with TTL devices.
1.1.1 Features
This section describes the major features of the 603e noting where the PID6-603e,
PID7v-603e, and EC603e implementations differ:
High-performance, superscalar microprocessor
— As many as three instructions issued and retired per clock
— As many as five instructions in execution per clock
— Single-cycle execution for most instructions
— Pipelined FPU for all single-precision and most double-precision operations
(The EC603e microprocessor does not support the floating-point unit.)
Five independent execution units and two register files
— BPU featuring static branch prediction
— A 32-bit IU
— Fully IEEE 754-compliant FPU for both single- and double-precision operations
(The EC603e microprocessor does not support the floating-point unit.)
— LSU for data transfer between data cache and GPRs and FPRs
(The EC603e microprocessor does not support the floating-point unit.)
— SRU that executes condition register (CR), special-purpose register (SPR), and
integer add/compare instructions
— Thirty-two GPRs for integer operands
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