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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 164/455頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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4-6
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
Exceptions are roughly prioritized by exception class, as follows:
1. Nonmaskable, asynchronous exceptions have priority over all other exceptions—
system reset and machine check exceptions (although the machine check exception
condition can be disabled so the condition causes the processor to go directly into
the checkstop state). These exceptions cannot be delayed, and do not wait for the
completion of any precise exception handling.
2. Synchronous, precise exceptions are caused by instructions and are taken in strict
program order.
3. Maskable asynchronous exceptions (external interrupt and decrementer exceptions)
are delayed until higher priority exceptions are taken.
System reset and machine check exceptions may occur at any time and are not delayed even
if an exception is being handled. As a result, state information for the interrupted exception
may be lost; therefore, these exceptions are typically nonrecoverable.
All other exceptions have lower priority than system reset and machine check exceptions,
and the exception may not be taken immediately when it is recognized.
Data load
translation
miss
01100
A data load translation miss exception is caused when an effective address for a
data load operation cannot be translated by the DTLB.
Data store
translation
miss
01200
A data store translation miss exception is caused when an effective address for a
data store operation cannot be translated by the DTLB, or where a DTLB hit
occurs, and the change bit in the PTE must be set due to a data store operation.
Instruction
address
breakpoint
01300
An instruction address breakpoint exception occurs when the address (bits 0–29)
in the IABR matches the next instruction to complete in the completion unit, and
the IABR enable bit (bit 30) is set.
System
management
interrupt
01400
A system management interrupt is caused when MSR[EE] = 1 and the SMI input
signal is asserted.
Reserved
01500–02FFF
—
Figure 4-1. Exceptions and Conditions (Continued)
Exception
Type
Vector Offset
(hex)
Causing Conditions
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