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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 129/455頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 3. Instruction and Data Cache Operation
3-3
interface with the appropriate snoop status (for example, an ARTRY). Additional snoop
action may be forwarded to the cache as a result of a snoop hit in some cases (a cache push
of modified data, or a cache block invalidation).
The 603e supports a fully-coherent 4-Gbyte physical memory address space. Bus snooping
is used to drive the MEI three-state cache-coherency protocol that ensures the coherency of
global memory with respect to the processor’s cache. The MEI protocol is described in
Section 3.6.1, “MEI State Definitions.”
This chapter describes the organization of the 603e’s on-chip instruction and data caches,
the MEI cache coherency protocol, cache control instructions, various cache operations,
and the interaction between the cache, load/store unit, and the bus interface unit. PID7v-
603e specific information is noted where applicable.
3.1 Instruction Cache Organization and Control
The instruction fetcher accesses the instruction cache frequently in order to sustain the high
throughput provided by the six-entry instruction dispatch queue.
3.1.1 Instruction Cache Organization
The organization of the instruction cache is shown in Figure 3-1. Each cache block contains
eight contiguous words from memory that are loaded from an 8-word boundary (that is, bits
A27–A31 of the effective addresses are zero); thus, a cache block never crosses a page
boundary. Misaligned accesses across a page boundary can incur a performance penalty
Note that address bits A20–A26 provide an index to select a set. Bits A27–A31 select a byte
within a block. The tags consists of bits PA0–PA19. Address translation occurs in parallel,
such that higher-order bits (the tag bits in the cache) are physical. Note that the replacement
algorithm is strictly an LRU algorithm; that is, the least recently used block is filled with
new instructions on a cache miss.
Figure 3-1. Instruction Cache Organization
Address Tag
1
Address Tag
2
Address Tag 3
Block 1
Block 2
Block 3
128 Sets
Address Tag 0
Block 0
8 Words/Block
State
State
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Words 0–7
Words 0–7
Words 0–7
Words 0–7
State
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