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參數(shù)資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 57/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 1. Overview
1-17
This section describes the PowerPC architecture in general, and specific details about the
implementation of the 603e as a low-power, 32-bit member of the PowerPC processor
family. The main topics addressed are as follows:
Section 1.3.1, “Programming Model,” describes the registers for the operating
environment architecture common among PowerPC processors and describes the
programming model. It also describes the additional registers that are unique to the
603e.
Section 1.3.2, “Instruction Set and Addressing Modes,” describes the PowerPC
instruction set and addressing modes for the PowerPC operating environment
architecture, and defines and describes the PowerPC instructions implemented in the
603e.
Section 1.3.3, “Cache Implementation,” describes the cache model that is defined
generally for PowerPC processors by the virtual environment architecture. It also
provides specific details about the 603e cache implementation.
Section 1.3.4, “Exception Model,” describes the exception model of the PowerPC
operating environment architecture and the differences in the 603e exception model.
Section 1.3.5, “Memory Management,” describes generally the conventions for
memory management among the PowerPC processors. This section also describes
the 603e’s implementation of the 32-bit PowerPC memory management
specification.
Section 1.3.6, “Instruction Timing,” provides a general description of the instruction
timing provided by the superscalar, parallel execution supported by the PowerPC
architecture and the 603e.
Section 1.3.7, “System Interface,” describes the signals implemented on the 603e.
The 603e is a high-performance, superscalar PowerPC microprocessor. The PowerPC
architecture allows optimizing compilers to schedule instructions to maximize performance
through efficient use of the PowerPC instruction set and register model. The multiple,
independent execution units allow compilers to optimize instruction throughput. Compilers
that take advantage of the flexibility of the PowerPC architecture can additionally optimize
system performance of the PowerPC processors.
The following sections summarize the features of the 603e, including both those that are
defined by the architecture and those that are unique to the various 603e implementations.
Specific features of the 603e are listed in Section 1.1.1, “Features.”
1.3.1 Programming Model
The PowerPC architecture defines register-to-register operations for most computational
instructions. Source operands for these instructions are accessed from the registers or are
provided as immediate values embedded in the instruction opcode. The three-register
instruction format allows specification of a target register distinct from the two source
operands. Load and store instructions transfer data between registers and memory.
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