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參數資料
| 型號： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數： | 144/455頁 |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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3-18
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
operations to memory, or during non-cacheable or touch load operations. Note that these
signals are valid only for 603e burst operations. Table 3-3 shows the CSE[0–1] (cache set
entry) encodings.
3.6.4 Coherency Precautions
The 603e supports a three-state coherency protocol that supports the modified, exclusive,
and invalid (MEI) cache states. This protocol is a compatible subset of the MESI four-state
protocol and operates coherently in systems that contain four-state caches. In addition, the
603e does not broadcast cache operations caused by cache instructions. They are intended
for the management of the local cache but not for other caches in the system.
3.6.4.1 Coherency in Single-Processor Systems
The following situations concerning coherency can be encountered within a single-
processor system:
Load or store to a caching-inhibited page (WIM = 0bX1X) and a cache hit occurs
Caching is inhibited for this page (I = 1)—Load or store operations to a caching-
inhibited page that hit in the cache cause boundedly undefined results.
Store to a page marked write-through (WIM = 0b10X) and a cache read hit to a
modified cache block
This page is marked as write-through (W = 1)—The 603e pushes the modified cache
block to memory and the block remains marked modified (M).
Note that when WIM bits are changed, it is critical that the cache contents should reflect the
new WIM bit settings. For example, if a block or page that had allowed caching becomes
caching-inhibited, software should ensure that the appropriate cache blocks are flushed to
memory and invalidated.
3.6.5 Load and Store Coherency Summary
Table 3-4 provides a summary of memory coherency actions performed by the 603e on load
operations. Noncacheable cases are not part of this table.
Table 3-3. CSE[0–1] Signal Encoding
CSE[0–1]
Cache Set Element
00
Set 0
01
Set 1
10
Set 2
11
Set 3
相關PDF資料 |
PDF描述 |
|---|---|
| PowerPC 603 | 32-Bit Microprocessor(32位微處理器) |
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參數描述 |
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