參數(shù)資料
型號： PowerPC 603e
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 14/455頁
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代理商： POWERPC 603E
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xii
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
CONTENTS
Paragraph
Number
Title
Page
Number
7.2.4.3.2
7.2.4.4
7.2.4.5
7.2.4.6
7.2.4.7
7.2.4.7.1
7.2.4.7.2
7.2.4.8
7.2.5
7.2.5.1
7.2.5.2
7.2.5.2.1
7.2.5.2.2
7.2.6
7.2.6.1
7.2.6.2
7.2.6.3
7.2.6.3.1
7.2.6.3.2
7.2.7
7.2.7.1
7.2.7.1.1
7.2.7.1.2
7.2.7.2
7.2.7.2.1
7.2.7.2.2
7.2.7.3
7.2.7.4
7.2.8
7.2.8.1
7.2.8.2
7.2.8.3
7.2.9
7.2.9.1
7.2.9.2
7.2.9.3
7.2.9.4
7.2.9.5
7.2.9.6
7.2.9.6.1
7.2.9.6.2
7.2.9.7
7.2.9.7.1
Transfer Burst (
Transfer Code (TC[0–1])—Output ............................................................7-14
Cache Inhibit (
CI
)—Output .......................................................................7-14
Write-Through (
WT
)—Output...................................................................7-14
Global (
GBL
)..............................................................................................7-15
Global (
GBL
)—Output ..........................................................................7-15
Global (
GBL
)—Input.............................................................................7-15
Cache Set Entry (CSE[0–1])—Output.......................................................7-15
Address Transfer Termination Signals...........................................................7-15
Address Acknowledge (
AACK
)—Input....................................................7-16
Address Retry (
ARTRY
)............................................................................7-16
Address Retry (
ARTRY
)—Output.........................................................7-16
Address Retry (
ARTRY
)—Input...........................................................7-17
Data Bus Arbitration Signals..........................................................................7-17
Data Bus Grant (
DBG
)—Input ..................................................................7-17
Data Bus Write Only (
DBWO
)—Input .....................................................7-18
Data Bus Busy (
DBB
) ................................................................................7-18
Data Bus Busy (
DBB
)—Output.............................................................7-18
Data Bus Busy (
DBB
)—Input................................................................7-18
Data Transfer Signals.....................................................................................7-19
Data Bus (DH[0–31], DL[0–31])...............................................................7-19
Data Bus (DH[0–31], DL[0–31])—Output............................................7-19
Data Bus (DH[0–31], DL[0–31])—Input...............................................7-20
Data Bus Parity (DP[0–7]).........................................................................7-20
Data Bus Parity (DP[0–7])—Output......................................................7-20
Data Bus Parity (DP[0–7])—Input.........................................................7-20
Data Parity Error (
DPE
)—Output..............................................................7-21
Data Bus Disable (
DBDIS
)—Input............................................................7-21
Data Transfer Termination Signals ................................................................7-21
Transfer Acknowledge (
TA
)—Input..........................................................7-22
Data Retry (
DRTRY
)—Input.....................................................................7-22
Transfer Error Acknowledge (
TEA
)—Input..............................................7-23
System Status Signals.....................................................................................7-23
Interrupt (
INT
)—Input...............................................................................7-23
System Management Interrupt (
SMI
)—Input............................................7-24
Machine Check Interrupt (
MCP
)—Input...................................................7-24
Checkstop Input (
CKSTP_IN
)—Input......................................................7-24
Checkstop Output (
CKSTP_OUT
)—Output.............................................7-25
Reset Signals ..............................................................................................7-25
Hard Reset (
HRESET
)—Input...............................................................7-25
Soft Reset (
SRESET
)—Input.................................................................7-26
Processor Status Signals.............................................................................7-26
Quiescent Request (
QREQ
)...................................................................7-26
TBST
)—Input...............................................................7-13
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PDF描述
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