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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 77/455頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 1. Overview
1-37
Data arbitration signals—The 603e uses these signals to arbitrate for data bus
mastership.
Data transfer signals—These signals, which consist of the data bus, data parity, and
data parity error signals, are used to transfer the data and to ensure the integrity of
the transfer.
Data transfer termination signals—Data termination signals are required after each
data beat in a data transfer. In a single-beat transaction, the data termination signals
also indicate the end of the tenure, while in burst accesses, the data termination
signals apply to individual beats and indicate the end of the tenure only after the final
data beat. They also indicate whether a condition exists that requires the data phase
to be repeated.
System status signals—These signals include the interrupt signal, checkstop signals,
and both soft- and hard-reset signals. These signals are used to interrupt and, under
various conditions, to reset the processor.
Processor state signals—These signals indicate the state of the reservation
coherency bit, enable the time base, provide machine quiesce control, and cause a
machine halt on execution of a
tlbsync
instruction.
IEEE 1149.1(JTAG)/COP interface signals—The IEEE 1149.1 test unit and the
common on-chip processor (COP) unit are accessed through a shared set of input,
output, and clocking signals. The IEEE 1149.1/COP interface provides a means for
boundary scan testing and internal debugging of the 603e.
Test interface signals—These signals are used for production testing.
Clock signals—These signals determine the system clock frequency. These signals
can also be used to synchronize multiprocessor systems.
NOTE
A bar over a signal name indicates that the signal is active
low—for example, ARTRY (address retry) and TS (transfer
start). Active-low signals are referred to as asserted (active)
when they are low and negated when they are high. Signals that
are not active low, such as AP[0–3] (address bus parity signals)
and TT[0–4] (transfer type signals) are referred to as asserted
when they are high and negated when they are low.
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