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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 45/455頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 1. Overview
1-5
Bus clock—New bus multipliers of 4.5x, 5x, 5.5x, and 6x that are selected by the
unused encodings of the PLL_CFG[0–3]. Bus multipliers of 1x and 1.5x are not
supported by PID7v-603e.
Power management—Internal voltage supply changed from 3.3 volts to 2.5 volts.
The core logic of the chip now uses a 2.5-volt supply.
Signals—The Run_N counter, which affects the JTAG/COP, has been extended from
16 bits to 32 bits.
Instruction timing
— The integer divide instructions
divwu
[
o
][
.
] and
divw
[
o
][
.
] execute in 20 clock
cycles; execution of these instructions in the PID6-603e requires 37 clock cycles.
— Support for single-cycle store
— An adder/comparator added to system register unit that allows dispatch and
execution of multiple integer add and compare instructions on each cycle.
Figure 1-1 provides a block diagram of the 603e that illustrates how the execution
units—IU, FPU (not supported by the EC603e microprocessor), BPU, LSU, and
SRU—operate independently and in parallel. Note that this is a conceptual diagram and
does not attempt to show how these features are physically implemented on the chip. For
more information on the execution units, refer to
PowerPC 603e RISC Microprocessor
Technical Summary
.
The 603e provides address translation and protection facilities, including an ITLB, DTLB,
and instruction and data BAT arrays. Instruction fetching and issuing is handled in the
instruction unit. Translation of addresses for cache or external memory accesses are
handled by the MMUs. Both units are discussed in more detail in Sections 1.1.3,
“Instruction Unit,” and 1.1.5.1, “Memory Management Units (MMUs).”
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