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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 192/455頁(yè) |
| 文件大小： | 1048K |
| 代理商： | POWERPC 603E |
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4-34
MPC603e & EC603e RISC Microprocessors User's Manual
MOTOROLA
If the instruction TLB miss exception handler fails to find the desired PTE, then a page fault
must be synthesized. The handler must restore the machine state and turn off the GPRs
before invoking the ISI exception (0x00400).
Software table search operations are discussed in Chapter 5, “Memory Management.”
When an instruction TLB miss exception is taken, instruction execution for the handler
begins at offset 0x01000 from the physical base address indicated by MSR[IP].
4.5.13 Data TLB Miss on Load Exception (0x01100)
When the effective address for a data load or cache operation cannot be translated by the
DTLBs, a data TLB miss on load exception is generated. Register settings for the
instruction and data TLB miss exceptions are described in Table 4-16.
If a data TLB miss exception handler fails to find the desired PTE, then a page fault must
be synthesized. The handler must restore the machine state and turn off MSR[TGPR]
before invoking the DSI exception (0x00300).
Software table search operations are discussed in Chapter 5, “Memory Management.”
When a data TLB miss on load exception is taken, instruction execution for the handler
begins at offset 0x01100 from the physical base address indicated by MSR[IP].
Table 4-16. Instruction and Data TLB Miss Exceptions—Register Settings
Register
Setting Description
SRR0
Set to the address of the next instruction to be executed in the program for which the TLB miss
exception was generated.
SRR1
0–3
4–12
13
Loaded from Condition register CR0 field
Cleared
0 = data TLB miss
1 = instruction TLB miss
0 = replace TLB associativity set 0
1 = replace TLB associativity set 1
0 = data TLB miss on store (or C = 0)
1 = data TLB miss on load
16–31 Loaded from bits 16–31 of the MSR
14
15
MSR
POW 0
TGPR1
ILE
IP
—
—
EE
PR
FP
1
ME
0
0
0
—
FE0
2
0
SE
BE
FE1
2
0
0
0
IR
DR
RI
LE
0
0
0
Set to value of ILE
Notes:
1. The floating-point available bit is always cleared to 0 on the EC603e microprocessor.
2. FE0 and FE1 are not supported on the EC603e microprocessor.
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