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參數(shù)資料
| 型號(hào)： | PowerPC 603e |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 65/455頁(yè) |
| 文件大?。?/td> | 1048K |
| 代理商： | POWERPC 603E |
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MOTOROLA
Chapter 1. Overview
1-25
For a memory access instruction, if the sum of the effective address and the operand length
exceeds the maximum effective address, the memory operand is considered to wrap around
from the maximum effective address to effective address 0.
Effective address computations for both data and instruction accesses use 32-bit unsigned
binary arithmetic. A carry from bit 0 is ignored in 32-bit implementations.
1.3.2.2 Implementation-Specific Instruction Set
The 603e instruction set is defined as follows:
The 603e provides hardware support for all 32-bit PowerPC instructions.
The 603e provides two implementation-specific instructions used for software table
search operations following TLB misses:
— Load Data TLB Entry (
tlbld
)
— Load Instruction TLB Entry (
tlbli
)
The 603e implements the following instructions which are defined as optional by the
PowerPC architecture:
— External Control In Word Indexed (
eciwx
)
— External Control Out Word Indexed
(
ecowx
)
— Floating Select (
fsel
)
(Not supported by the EC603e microprocessor)
— Floating Reciprocal Estimate Single-Precision (
fres
)
(Not supported by the EC603e microprocessor)
— Floating Reciprocal Square Root Estimate (
frsqrte
)
(Not supported by the EC603e microprocessor)
— Store Floating-Point as Integer Word (
stfiwx
)
(Not supported by the EC603e microprocessor)
1.3.3 Cache Implementation
The following subsections describe the general cache characteristics as implemented in the
PowerPC architecture, and the 603e implementation, specifically. PID7v-603e specific
information is noted where applicable.
1.3.3.1 PowerPC Cache Characteristics
The PowerPC architecture does not define hardware aspects of cache implementations. For
example, some PowerPC processors, including the 603e, have separate instruction and data
caches (Harvard architecture), while others, such as the PowerPC 601 microprocessor,
implement a unified cache.
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PDF描述 |
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